电感和电阻如何等效连接？
ESR，是EquivalentSeriesResistance三个单词的缩写，翻译过来就是“等效串连电阻”。
在交流电的领域中则除了电阻会阻碍电流以外，电容及电感也会阻碍电流的流动，这种作用就称之为电抗，意即抵抗电流的作用。
电容及电感的电抗分别称作电容抗及电感抗，简称容抗及感抗。它们的计量单位与电阻一样是欧姆，而其值的大小则和交流电的频率有关系，频率愈高则容抗愈小感抗愈大，频率愈低则容抗愈大而感抗愈小。此外电容抗和电感抗还有相位角度的问题，具有向量上的关系式，因此才会说：阻抗是电阻与电抗在向量上的和。
ESR值并不是越小越好，有些场合太小容易引起震荡，要看实际运用场合，大部分场合还是希望越小越好！
一般来讲，低ESR的电容依此是：最小是陶瓷电容，再是钽电容，最差是电解电容。频率较高时尽量选用低价的陶瓷电容（0805 10uF/6.3V，0603 4.7uF/6.3V），需要体积小大电容则可以用钽电容，只是价位较贵。（47uF/4V P型，相当于0805，约0.6元，47uF/6.3V A型，约0.3元）。用电解电容时一定要并一个陶瓷电容，因为电解电容高频响应不好且ESR值大。
电解电容的ESR与容量、电压、频率、温度。。。都有关。容量相对大的电容，其ESR相对的小。耐压大的电容的ESR比同容量小电压的电容的ESR小。频率的影响：低频时ESR大，高频是ESR小。温度的上升会增大ESR。
的确，ESR的出现导致电容的行为背离了原始的定义。
比如，我们认为电容上面电压不能突变，当突然对电容施加一个电流，电容因为自身充电，电压会从0时刻开始上升。但是有了ESR，电阻自身会产生一个压降，这就导致了电容器两端的电压会产生突变。无疑的，这会降低电容的滤波效果，所以很多高质量的电源，都使用低ESR的电容器。
同样的，在振荡电路等场合，ESR也会引起电路在功能上发生变化，引起电路失效甚至损坏等严重后果。 所以在多数场合，低ESR的电容，往往比高ESR的有更好的表现。
不过事情也有例外，有些时候，这个ESR也被用来做一些有用的事情。
比如在稳压电路中，有一定ESR的电容，在负载发生瞬变的时候，会立即产生波动而引发反馈电路动作，这个快速的响应，以牺牲一定的瞬态性能为代价，获取了后续的快速调整能力，尤其是功率管的响应速度比较慢，并且电容器的体积/容量受到严格限制的时候。这种情况见于一些使用mos管做调整管的三端稳压或者相似的电路中。这时候，太低的ESR反而会降低整体性能。
ESR是等效“串连”电阻，意味着，将两个电容串连，会增大这个数值，而并联则会减少之。
实际上，需要更低ESR的场合更多，而低ESR的大容量电容价格相对昂贵，所以很多开关电源采取的并联的策略，用多个ESR相对高的铝电解并联，形成一个低ESR的大容量电容。牺牲一定的PCB空间，换来器件成本的减少，很多时候都是划算的。这就是为什么很多朋友看到一些实验板子的原理图，VCC和地之间并联很多个电容，却不知道为何。
ESL，也就是等效串联电感。早期的卷制电感经常有很高的ESL，而且容量越大的电容，ESL一般也越大。ESL经常会成为ESR的一部分，并且ESL也会引发一些电路故障，比如串连谐振等。但是相对容量来说，ESL的比例太小，出现问题的几率很小，再加上电容制作工艺的进步，现在已经逐渐忽略ESL，而把ESR作为除容量之外的主要参考因素了。
顺便，电容也存在一个和电感类似的品质系数Q，这个系数反比于ESR，并且和频率相关，也比较少使用。
由ESR引发的电路故障通常很难检测，而且ESR的影响也很容易在设计过程中被忽视。简单的做法是，在仿真的时候，如果无法选择电容的具体参数，可以尝试在电容上人为串连一个小电阻来interwetten与威廉的赔率体系 ESR的影响，通常的，钽电容的ESR通常都在100毫欧以下，而铝电解电容则高于这个数值，有些种类电容的ESR甚至会高达数千欧姆。
一只电容器会因其构造而产生各种阻抗、感抗，比较重要的就是ESR等效串联电阻及ESL等效串联电感─这就是容抗的基础。电容器提供电容量，要电阻干嘛？故ESR及ESL也要求低…低；但low ESR/low ESL通常都是高级系列。
ESR的高低，与电容器的容量、电压、频率及温度…都有关连，当额定电压固定时，容量愈大 ESR愈低。有人习惯用将多颗小电容并接成一颗大电容以降低阻抗，其理论是电阻并联阻值降低。但若考虑电容接脚焊点的阻抗，以小并大，不见得一定会有收获。
反过来说，当容量固定时，选用高WV额定电压的品种也能降低 ESR；故耐压高确实好处多多。频率的影响：低频时ESR高，高频时ESR低；当然，高温也会造成ESR的提升。
串联等效电阻ESR的单位是mΩ，高级系列电容常是low ESR及low ESL。若比较低内阻及低漏电流两种特性，则低内阻容易达成，故标示low ESR的电容倒很常见。ESR与损失角有关联，ESR＝tanδ/（ω×Cs），Cs是电容量。 有时电容器规格上会有Z，它与ESR的意义不同，但Z的计算示与ESR有关，同时也考虑到容抗及感抗，是真正的内阻。刚才提到电容的ESR单位是mΩ，那是指大电容，若是220μF小容量电容，其ESR单位就不是mΩ而是Ω。
USB接口的电阻在哪里，它起到了什么作用？
A问：看原理图时，经常看到串一些小电阻，如22欧姆，但是也不是一定串。同样场合有的串，有的不串。请哪位高人指点一下吧？
B答：如果是高速信号线上串小电阻，那就应该是终端阻抗匹配。如果是GPIO口上串了小电阻，很可能是抗小能量电压脉冲的。
简单的例子：一个串口通讯的提示信号，当接上串口时，因为瞬间的插拔产生了一个很窄的电压脉冲，如果这个脉冲直接打到GPIO口，很可能打坏芯片，但是串了一个小电阻，很容易把能力给消耗掉。如果脉冲是5mA 5.1V，那么过了30ohm后就是5v左右了。。.。（这里我不是很理解了，如果脉冲是1KV，如何？这个小电阻能行么？望高手指点。）
B继续：严格来讲，当高速电路中，信号在传输介质上的传输时间大于信号上升沿或者下降沿的1/4时，该传输介质就需要阻抗匹配。
一般当PCB走线的长度大于其传输信号的波长的1/10时，我们就就需要考虑阻抗匹配。（也不懂，不过听说过，应该是电磁学里面讲的，我没学电磁学。。.。以后学习）
100MHz以上的高速数字电路就可以考虑阻抗匹配了
C答：主要是基于阻抗匹配方面的考虑，以达到时序统一，延迟时间，走线电容等不会超过范围！原因在于LAYOUT时可能走线方面不是很匹配！
D答：阻抗匹配 信号的传输速率大于信号上升的1/4时 就需要阻抗防止电压脉冲对芯片的影响！
E问：再高速信号重经常可以看到再信号线重串小电阻，请问再LAYOUT时应该把它放在CPU端还是放在信号的终端好些呢？看到过一些centrality GPS公版方案中是放在CPU端，但也看到其他的原理图是放在信号的终端，请求理论支持！
F答：一般的做法是在信号源端串小电阻，在信号终端并一个小电阻。在信号源端串一个小电阻，没有公式的理论：一般传输线的特征阻抗为50欧姆左右，而TTL电路输出电阻大概为13欧姆左右，在源端串一个33欧姆的电子，13+33=46大致和50相当，这样就可以抑制从终端反射回来的信号 再次反射。（传输线的特征阻抗，得查查。。.），在信号接收终端并一个小电阻，没有公式的理论： 若信号接收端的输入阻抗很大，所以并接一个51欧姆的电阻，电阻另一端接参考地，以抑制信号终端反射。信号接收终端串接电阻，从抑制信号反射的角度考虑，只有终端输入的电阻小于50欧姆。但IC设计时，考虑到接收能量，不会将接收端的收入电阻设计得小。。（这个反射，到底是如何理解？能量反射，有了解的朋友解答一下），在信号线上传一个电阻，可能还有一个用途：ESD。如在USB接口上，靠USB PORT端 的D+和D-上串一个小电阻，如10欧姆。就是因为USB PORT端的ESD过不了
G答：一般高速数字信号传输线上会串电阻，目地是解决阻抗匹配问题，阻抗不匹配会导致信号反射，电磁波类似光一样在同一种介质中传播方向和能量不会衰减，但如果光从一种介质发射到另外一种介质的时候会发生反射和折射现象，那么光到达终端的能量会衰减很多吧。同理高速数字信号从源端向终端传输过程中由于连接线或者PCB LAYOUT的原因导致部分阻抗不连续（比如要求传输线阻抗为100欧，但是PCB有的部分是100欧，但是中途打过孔或者线宽发生变化就会引起阻抗的不连续）就会导致信号反射，反射的信号在传输线中又会与原信号叠加，信号被干扰了，终端接收这样的信号解码会出错。USB接口上串的电阻就是此用途，一般来说如果LAYOUT比较好此电阻贴0欧没问题的，而且如果USB只是传输低速信号也不会有问题，阻抗要求也没那么严格。但是如果传输的是高速USB信号且LAYOUT有问题那么串个小电阻可能会解决误码的问题。ESD器件一般都是通过一定的路径或者方式将静电尽可能的导入地或者电源而避免对芯片的影响，所以ESD器件有一端肯定是接地的，而不是串在电路中。