Verilog

Verilog 电路仿真常见问题 Verilog 在芯片设计中的应用

在现代电子设计自动化（EDA）领域，Verilog作为一种硬件描述语言，已经成为数字电路设计和验证的标准工具。它允许设计师以高级抽象的方式定义电路的行为...

2024-12-17 标签：芯片硬件Verilog 123 0

Verilog 与 ASIC 设计的关系 Verilog 代码优化技巧

Verilog与ASIC设计的关系 Verilog作为一种硬件描述语言（HDL），在ASIC设计中扮演着至关重要的角色。ASIC（Application...

2024-12-17 标签：asic硬件Verilog 93 0

Verilog 测试平台设计方法 Verilog FPGA开发指南

Verilog测试平台设计方法是Verilog FPGA开发中的重要环节，它用于验证Verilog设计的正确性和性能。以下是一个详细的Verilog测试...

2024-12-17 标签：FPGAVerilog参数 129 0

如何使用 Verilog 进行数字电路设计

使用Verilog进行数字电路设计是一个复杂但有序的过程，它涉及从概念设计到实现、验证和优化的多个阶段。以下是一个基本的步骤指南，帮助你理解如何使用Ve...

2024-12-17 标签：数据Verilog数字电路 146 0

Verilog与VHDL的比较 Verilog HDL编程技巧

Verilog 与 VHDL 比较 1. 语法和风格 Verilog ：Verilog 的语法更接近于 C 语言，对于有 C 语言背景的工程师来说，学习...

2024-12-17 标签：Verilog编程vhdl 118 0

FPGA延时Verilog HDL实现

可以在任意时刻启动，可以重复启动，延时时长可调，单位可切换（ms/us），在50MHz时钟下的延时范围是1ms-85899ms/1us-85899us。

2024-11-05 标签：FPGA仿真Verilog 224 0

如何快速生成Verilog代码文件列表

另外，该代码提供了一种操作Windows系统路径的操作方法，可以简单修改一下，用作它用。如找到某种类型的文件或某个文件进行拷贝、转移、修改、删除等操作。

2023-01-15 标签：操作系统Verilog代码 1385 0

通过Verilog实现对一个频率的任意占空比的任意分频

在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求，现在我在前人经验的基础上做一个简单...

2023-01-05 标签：fpgaVerilog 2662 0

为了方便仿真这样写个ROM

系统函数$readmemh和$readmemb分别用来读取十六进制文件和二进制文件。貌似没有读十进制的。txt中的数据每行一个不需要逗号和最后一个数据后...

2022-12-21 标签：asicROMVerilog 941 0

新手学习FPGA的入门之道

很多开发板的程序写的很烂，笔者也做过一段时间的开发板设计。笔者觉得很大程度上，开发板在误人子弟。不过原厂提供的正品开发板，代码很优秀的，可以借鉴。

2022-12-15 标签：fpgaVerilog开发板 1344 0

Verilog HDL描述的组合逻辑环在FPGA实现时到底有什么问题？

组合反馈环的时序分析是无穷循环的时序计算，综合、实现等EDA 工具迫不得已一般必须主动割断其时序路径，以完成相关的时序计算。而不同的EDA工具对组合反馈...

2022-12-12 标签：fpgaVerilogeda 3554 0