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使用UVM factory机制和两个注册宏

5.0时长 00:08:19·   44人已学习

讲师：William    资深IC验证工程师

使用UVM factory机制和两个注册宏课程介绍

 UVM是Universal Verification Methodology的简称，即通用验证方法学。该课程讲解了用于设计验证的UVM验证方法学的基础知识，是学习UVM的入门课程，为以后深入学习UVM打下基础。通过在课程当中加入实例的方法来逐步的学习搭建UVM测试平台的每一个过程，真正的实现将知识点与实际的代码相结合，使得课程内容直观容易理解。通过对本课程的学习，可以胜任大部分的UVM验证平台的工作。



本课程能给您带来什么？

通过对本课程的学习，可以熟练搭建并使用UVM测试平台，并胜任大部分的UVM验证平台的工作。


适合人群：

  • 本课程适合于从事芯片验证的学生和工程师

  • 参加学习的学员应有一定的System Verilog语言基础

  • 具有System Verilog验证方法学有一定基础的学员可以更轻松的学习该课程。




课程介绍系列课程课程评分

使用UVM factory机制和两个注册宏该课程被包含在以下专栏中

SOC/ASIC/FPGA验证方法学4-UVM_factory机制

5.0   共4个课时· 44人已学习
￥25.00原价￥40.00

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