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电子发烧友网>电子资料下载>电子论文>自动控制系统论文>网络处理器中RLDRAM 控制器的实现

网络处理器中RLDRAM 控制器的实现

2009-09-03 | rar | 130 | 次下载 | 5积分

资料介绍

本文设计了一个高效的RLDRAM II SIO 存储器控制器,该控制器针对网络处理器
IP 分组缓存系统的存储特点进行了优化,将数据碎片、存储体冲突对带宽利用率的影响大大减小,该控制器实现后应用于THNPU-1 网络处理器中,测试表明,设计的控制器将
RLDRAM II SIO 存储器的带宽利用率的最低点从50.8%提高到88.9%。
关键词:RLDRAM;存储控制器;分组缓存;FPGA
在网络处理器[1]中,通常需要使用存储器作为IP 分组的缓存,在IP 分组转发之前,将
其存入存储器并进行处理。由于DRAM 存储器具有高速率、大容量的特点,为此网络处理器的IP 分组缓存一般采用DRAM 实现。但是,由于DRAM 延迟较大,同时存在存储体(Bank)冲突和定时刷新的问题,其控制器的实现具有一定的难度。RLDRAM II SIO 存储器是一种高速率、低延迟的DRAM 器件,特别针对网络设备存储的特点设计,应用在网络设备中可以保证很高的速率和吞吐量。本文设计了一个高效的RLDRAM II SIO 存储器控制器,应用于THNPU-1 网络处理器[2]中。控制器采用Verilog 语言实现,并用FPGA 进行了验证。有别于普通的RLDRAM II SIO 存储器控制器,该控制器针对IP 分组存储进行了优化,解决了IP分组长度不固定造成的碎片问题,同时通过动态调整读写的顺序大大减少了存储体冲突的发生,可大大提高RLDRAM II SIO 存储器的带宽利用率。
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