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CDCL1810是一款高性能时钟分配器。可编程分频器PO和P1为输出频率与输入频率之比提供了高度的灵活性:Four = FiN/P，其中:P (P0，P1) = 1，2，4，5，8，10，16，20，32，40，80。cdcl 1810支持一个差分LVDS时钟输入和总共10个差分CML输出。如果交流耦合，CML输出与LVDS接收机兼容。所有器件设置均可通过ada/SCL串行双线接口进行编程。串行接口只能承受1.8V电压。一个输出组相对于另一个输出组的相位可以通过SDA/SCL接口进行调整。对于5的倍数的后分频比(P0，P1)，相位调整步长总数(n)等于分频比除以5。对于不是5的倍数的后分频比(P0，P1)，总级数(n)与后分频比相同。以时间单位表示的相位调整步长(Ao)为:Ap = 1/(n×4)，其中4为相应的输出频率。
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