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SN65LVDS314 接收器将与 FlatLink™3G 兼容的串行 输入数据解串行并成为 27 个并行数据输出。 SN65LVDS314 接收器包含一个移位寄存器，在检查 奇偶校验位之后，此寄存器从 1，2 或 3 个串行输入载 入 30 个位，并且锁存 24 个像素位和 3 个控制位输出 至并行 CMOS 输出。 如果奇偶校验确认奇偶校验正 确，通道奇偶校验错误 (CPE) 输出保持低电平。 如果 检测到奇偶校验错误，CPE 输出生成一个高脉冲，而 数据输出总线忽略刚刚接收到的像素。 或者，最后一 个数据字在下一个时钟周期内被保持在输出总线上。串行数据和时钟通过超低压差分信令（subLVDS)线路接收。为了节能，SN65LVDS314支持三个运行模式（关断、待机和激活）。当接收时，锁相环（PLL)锁定至下一个时钟CLK并且在数据线路的线路速率上生成一个内部高速时钟。使用此内部高速时钟将数据串行载入到一个的移位寄存器内。在从内部高速时钟中重新创建像素时钟PCLK时，被并行化的数据出现在并行输出总线上。如果没有出现输入CLK信号，在PCLK和DE被保持在低电平时，输出总线被保持在静止状态，而所有其它并行输出被拉至高电平。
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