89C51单片机引脚分配及端口结构分析资料下载

硬件结构 单片机的内部结构是由CPU、ROM、RAM等组成，现在介绍外部引脚。如图1-3所示为单片机的引脚图，这就是实验中要用的89C51单片机的外部引脚图。如表1-3所示为89C51单片机引脚分配表。 图1-3 89C51单片机的引脚图 表1-3 89C51单片机引脚分配表 端口结构分析 从1.3.1节的硬件结构中可以看出，89C51单片机总共有4组端口，P0、P1、P2和P3，了解这4组端口的结构原理对于日后的编程会有很大的帮助，由于这4组端口结构不尽相同，下面分别介绍单片机总的4组端口。由于每组端口都是由8位组成，故在下面的讲解中，只以每组端口的其中一位来解释。 1. P0口的结构及工作原理 P0口字节地址为80H，位地址80H～87H。P0端口8位中的一位结构图如图1-4所示。 图1-4 P0端口位结构图 由图1-4可见，P0端口由锁存器、输入缓冲器、多路开关、一个非门、一个与门及场效应管驱动电路构成。图1-4中标号为P0.X引脚的图标，表示引脚可以是P0.0～P0.7的任何一位，即在P0口有8个与图1-4所示相同的电路组成。下面先介绍组成P0口的每个单元部分。 (1)输入缓冲器 在P0口中，有两个三态的缓冲器，学过数字电路的读者都知道三态门有3个状态，即在其输出端可以是高电平、低电平，同时还有一种高阻状态(或称为禁止状态)，图1-4中，上面一个是读锁存器的缓冲器，也就是说，要读取D锁存器输出端Q的数据，需要使读锁存器中这个缓冲器的三态控制端(图1-4中标号为“读锁存器”端)有效，下面一个是读引脚的缓冲器，要读取P0.X引脚上的数据，也要使标号为“读引脚”的三态缓冲器的控制端有效，引脚上的数据才会传输到单片机的内部数据总线上。 (2)D锁存器 构成一个锁存器，通常要用一个时序电路(时序的单元电路内容请参考数字电路相关知识)，一个触发器可以保存一位二进制数(即具有保持功能)，在51单片机的32根I/O口线中，都是用一个D触发器来构成锁存器的。图1-4中的D锁存器，D端是数据输入端，CP是控制端(即时序控制信号输入端)，Q是输出端，是反向输出端。 对于D锁存器来讲，当D输入端有一个输入信号，如果这时控制端CP没有信号(即时序脉冲没有到来)，这时输入端D的数据是无法传输到输出端Q及反向输出端的。如果时序控制端CP的时序脉冲到达，这时D端输入的数据就会传输到Q及 端。数据传送过来后，当CP时序控制端的时序信号消失时，输出端还会保持着上次输入端D的数据(即把上次的数据锁存起来)。如果下一个时序控制脉冲信号到来，这时D端的数据才再次传送到Q端，从而改变Q端的状态。 (3)多路开关 在51单片机中，当内部的存储器够用时(即不需要外扩展存储器时，这里讲的存储器包括数据存储器及程序存储器)，P0口可以作为通用的输入/输出端口(即I/O)使用，对于8031(内部没有ROM)的单片机，或者编写的程序超过了单片机内部的存储器容量需要外扩存储器时，P0口就作为地址/数据总线使用。那么这个多路选择开关就是用于选择是作为普通I/O口使用还是作为地址/数据总线使用的选择开关了。从图1-4可知，当多路开关与下端接通时，P0口作为普通的I/O口使用;当多路开关是与上端接通时，P0口作为地址/数据总线使用。 (4)输出驱动 从图1-4中可看出，P0口的输出是由两个MOS管组成的推拉式结构，也就是说，这两个MOS管一次只能导通一个，当Vl导通时，V2截止，当V2导通时，Vl截止。 上面已对P0口的各单元部件进行了详细的讲解，下面研究一下P0口作为I/O口及地址/数据总线使用时的具体工作过程。 (1)作为I/O端口使用时的工作原理 P0口作为I/O端口使用时，多路开关的控制信号为0(低电平)，如图1-4所示，多路开关的控制信号同时和与门的一个输入端相接，与门的逻辑特点是“全l出1，有0出0”，那么控制信号如果是0，这时与门输出的也是一个0(低电平)，此时Vl管就截止，在多路控制开关的控制信号是0(低电平)时，多路开关是与锁存器的端相接的(即P0口作为I/O口线使用)。 P0口用作I/O口线，其由数据总线向引脚输出(即输出状态Output)的工作过程：写锁存器信号CP有效，数据总线的信号的输出流程为锁存器的输入端D→锁存器的反向输出端→多路开关→V2管的栅极→V2管的漏极→输出端P0.X。前面已经介绍过，当多路开关的控制信号为低电平0时，与门输出为低电平，Vl管是截止的，所以作为输出口时，P0是漏极开路输出状态，类似于OC门，当驱动上接电流负载时，需要外接上拉电阻。如图1-5所示就是由内部数据总线向P0口输出数据的流程图。 图1-5 P0口内部数据总线向引脚输出时的流程图 P0口用作I/O口线，其由一引脚向内部数据总线输入(即输入状态Input)的工作过程，数据输入时(读P0口)有以下两种情况： 第一种情况是读引脚，即读芯片引脚上的数据。读引脚数时，读引脚缓冲器打开(即三态缓冲器的控制端要有效)，通过内部数据总线输入。如图1-6所示为P0口读引脚时的流程图。 图1-6 P0口读引脚时的流程图 第二种情况是读锁存器，通过打开读锁存器三态缓冲器读取锁存器输出端Q的状态。如图1-7所示为P0口读锁存器时的流程图。 图1-7 P0口读锁存器时的流程图 在输入状态下，从锁存器和从引脚上读取的信号一般是一致的，但也有例外。例如，当从内部总线输出低电平后，锁存器Q=0，=l，场效应管V2开通，端口线呈低电平状态，此时无论端口线上外接的信号是低电平还是高电平，从引脚读入单片机的信号都是低电平，因而不能正确地读入端口引脚上的信号。又如，当从内部总线输出高电平后，锁存器Q=1，=0，场效应管V2截止，如果外接引脚信号为低电平，从引脚上读入的信号就与从锁存器读入的信号不同。为此，8031单片机在对端口P0～P3的输入操作有如下约定：凡属于读—改—写方式的指令，从锁存器读入信号，其他指令则从端口引脚线上读入信号。读—改—写指令的特点是，从端口输入(读)信号，在单片机内加以运算(修改)后，再输出(写)到该端口上。下面是几条读—改—写指令的示例。 ORL P0, A P0→AP0 INC P1 P1 1→P1 DEC P3 P3-1→P3 CPL P2 P2→P2 这样安排的原因在于读—改—写指令需要得到端口原输出的状态，修改后再输出，读锁存器而不是读引脚，可以避免因外部电路的原因使原端口的状态被读错。 注意： P0端口是8031单片机的总线口，分时出现数据D7～D0、低8位地址A7～A0以及三态，用来连接存储器、外部电路与外部设备。P0端口是使用最广泛的I/O端口。 (2)作为地址/数据复用口使用时的工作原理 在访问外部存储器时，P0口作为地址/数据复用口使用，这时多路开关控制信号为l，与门解锁，与门输出信号电平由地址/数据线信号决定;多路开关与反相器的输出端相连，地址信号经地址/数据线→反相器→V2场效应管栅极→V2漏极输出。例如，控制信号为l，地址信号为0时，与门输出低电平，Vl管截止;反相器输出高电平，V2管导通，输出引脚的地址信号为低电平。如图1-8所示为P0口作为地址线，控制信号为1，地址信号为0时的工作流程图。 图1-8 P0口作为地址线，控制信号为1，地址信号为0时的工作流程图 反之，控制信号为l、地址信号为l，与门输出为高电平，Vl管导通;反相器输出低电平，V2管截止，输出引脚的地址信号为高电平。如图1-9所示为P0口作为地址线，控制信号为1，地址信号为1时的工作流程图。 图1-9 P0口作为地址线，控制信号为1，地址信号为1时的工作流程图 可见，在输出地址/数据信息时，Vl、V2管是交替导通的，负载能力很强，可以直接与外设存储器相连，无须增加总线驱动器。P0口又作为数据总线使用，在访问外部程序存储器时，P0口输出低8位地址信息后，将变为数据总线，以便读指令码(输入)。在存取指令期间，控制信号为0，Vl管截止，多路开关也跟着转向锁存器反相输出端;CPU自动将0FFH(11111111，即向D锁存器写入一个高电平1)写入P0口锁存器，使V2管截止，在读引脚信号控制下，通过读引脚三态门电路将指令码读到内部总线。如图1-10所示为P0口作为数据总线，取指期间工作流程图。 图1-10 P0口作为数据总线时取指期间工作流程图