资料介绍
The EL4584 is a PLL (Phase Lock Loop) sub system,
designed for video applications but also suitable for general
purpose use up to 36MHz. In video applications, this device
generates a TTL/CMOS compatible Pixel Clock (CLK OUT)
which is a multiple of the TV horizontal scan rate and phase
locked to it.
The reference signal is a horizontal sync signal, TTL/CMOS
format, which can be easily derived from an analog
composite video signal with the EL4583 Sync Separator. An
input signal to “coast” is provided for applications where
periodic disturbances are present in the reference video
timing, such as VTR head switching. The Lock detector
output indicates correct lock.
The divider ratio is four ratios for NTSC and four similar
ratios for the PAL video timing standards, by external
selection of three control pins. These four ratios have been
selected for common video applications including 4FSC,
3FSC, 13.5MHz (CCIR 601 format) and square picture
elements used in some workstation graphics. To generate
8FSC, 6FSC, 27MHz (CCIR 601 format) etc. use the
EL4585, which includes an additional divide-by-two stage.
For applications where these frequencies are inappropriate
or for general purpose PLL applications, the internal divider
can be bypassed and an external divider chain used.
- CD4565/CD4584A pdf
- EL2044 pdf datasheet (Gain Sta
- EL2018 pdf datasheet (Fast, Hi
- EL1882/EL1882C pdf datasheet (
- EL2250, EL2450 pdf datasheet (
- EL2245, EL2445 pdf datasheet (
- EL2244, EL2444 pdf datasheet (
- EL2150, EL2157 pdf datasheet (
- EL2099 pdf datasheet (Video Di
- EL5205, EL5304 pdf datasheet (
- EL7412 pdf datasheet (Power MO
- EL7240, EL7241 pdf datasheet (
- EL1529 pdf datasheet (Dual Cha
- EL1526 pdf datasheet (Dual Cha
- EL5166, EL5167 pdf datasheet (
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