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一、基本时序路径
1.FPGA内部来说，常见的基本时序路径（即静态时序分析对象）有以下四类：
（1）内部寄存器之间的时序路径，即reg2reg
（2）输入引脚到内部寄存器的时序路径，即pin2reg
（3）内部寄存器到到输引脚的时序路径，即reg2pin
（4）输入引脚到输出引脚的时序路径，即pin2pin
其中前三类路径是和内部寄存器reg和时钟CLK有关的，因此还需关注内部数据信号与时钟锁存沿的建立时间和保存时间（具体见时序分析一），而最后一类信号的传输通常不经过时钟，因此它的约束也相对简单一些，一般直接约束pin2pin的延时值得范围即可。（另有一种说法是以上的时序分析都是针对时钟驱动的电路进行的，并且分析对象均为‘寄存器-寄存器对’，把引脚pin看作是在引脚外部虚拟一个寄存器做为分析对象，其实怎么看都行）
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