资料介绍
[学习要求] 掌握VHDL硬件描述语言的基本语法和源文件的结构,学会用VHDL硬件描述语言设计典型数字逻辑电路。
[重点与难点]
重点:VHDL语言的程序结构;VHDL语言的数据类型及数据对象。
难点:VHDL的数据对象中的变量和信号的区别。
[理论内容]
一、VHDL的程序结构
图1 VHDL的程序结构图
图1中是VHDL的全部结构,但实际上并不需要全部的结构,就像在许多设计项目中,大部分工程师只用到VHDL其中的30%的语法。通常图2的结构才是基本和必需的。
由于VHDL已是IEEE规定的标准,所以只是CPLD、FPGA等芯片公司,它们都会提供这个标准的定义库(Library IEEE),而且由于这里面写了许多的定义和参数,初学者一时之间也不容易全部了解,所以全部写上以减轻负担,后面的章节的程序默认也这么写。
程序如: USE IEEE.STD_LOGIC_1164.ALL; 代表本程序引用IEEE标准定义库的STD_LOGIC_1164全部定义。
VHDL语言编写是属于自由格式,所以在一个完整命令叙述写完时,必须为它加上“;”,作为前后命令的分界,如上述的Use定义命令。程序的注释采用“--”
[重点与难点]
重点:VHDL语言的程序结构;VHDL语言的数据类型及数据对象。
难点:VHDL的数据对象中的变量和信号的区别。
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一、VHDL的程序结构
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图1中是VHDL的全部结构,但实际上并不需要全部的结构,就像在许多设计项目中,大部分工程师只用到VHDL其中的30%的语法。通常图2的结构才是基本和必需的。
由于VHDL已是IEEE规定的标准,所以只是CPLD、FPGA等芯片公司,它们都会提供这个标准的定义库(Library IEEE),而且由于这里面写了许多的定义和参数,初学者一时之间也不容易全部了解,所以全部写上以减轻负担,后面的章节的程序默认也这么写。
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