基于DSP的引导系统提供低成本解决方案

语音/数据/媒体网络的兴起要求高性能与高速 IO 完美结合。本文将探讨如何选择可满足上述要求的 DSP，为引导系统提供低成本解决方案。
　　多媒体内容随着总流量的增长而变得日益丰富，这为设备制造商带来了前所未有的工程设计挑战与机遇。他们必须制造出新一代能够处理持续急速上升的汇聚流量的设备，该汇聚流量基本不同于过去主导基础局端设计范例的语音与数据流量。
　　这种变革是上个世纪 70 年代计算机革命以来的多重趋势引发的：
　　* 从纯语音流量到语音与数据流量的转变。这一趋势在数十年前就已开始了，现在仍在继续。
　　* 多媒体流量，特别是流媒体，加入现有的语音与数据流量。电信营运商转向提供语音、视频与数据服务的“三重播放业务”可充分证实这一发展趋势。
　　* 从固定地址服务到家庭服务再到移动服务的演进。有线基础局端中从语音到数据再到媒体的演讲现在正在无线领域悄然进行。
　　* 上述前三个趋势推动了另一趋势的发展：从电路交换传输到基于数据包的传输的演进，特别是对因特网协议 （IP） 流量。
　　在语音通信时代，电信信号处理无非是回声消除、数据调制解调器的线路调节以及在交换电路上进行数据调制/解调的信号处理。目前，用来进行音频、视频和数据流量的数字编码/解码以及压缩/解压缩的算法就有数十种之多。简言之，电信基础局端不仅仅是要处理更多的数据，而且要实现信号处理量的指数级增长以实时处理大量数据。
　　显而易见，要实现信号处理量的指数级增长需要大幅提高性能。方法一是仅加快数字信号处理器 （DSP） 的时钟速度。但这种解决方案不是长久之计，主要原因如下：首先，芯片时钟速度有限;其次，流量负载呈指数级而非线性增长，即使在最高时钟速度下，也将很快无法满足性能要求。另一个基本问题是基础局端设备采用机架安装，对尺寸和散热都有严格的要求。在机架尺寸不变（缩小尺寸除外）的情况下，就是高时钟速度带来的高散热最终也会使仅提高时钟速度这一方法不可行。将来，电路板性能的提升会受到其功耗预算、楼宇的使用年限与位置以及安装基础局端设备的机架等的限制。
　　提高性能
　　电信设计工程师面临着一个巨大的挑战。他们必须在更小的板级空间内提供更出色的性能、增加通道密度、处理日益多样化的媒体阵列，并同时保持通信的灵活性与低成本特性。
　　为应对这些挑战，我们一直在改进 DSP。从芯片设计人员的角度来说，这意味着要将上述趋势转化为特定的 IC 特性与架构。
　　同时实现高性能与低功耗目标的最佳战略方案是在低电压芯片上采用优化的处理引擎及高效 I/O 处理尽可能多的数据。
　　处理不断增多的原始数据量要求极高的性能与高效的片上数据传输能力。从架构上讲，这可通过交换中心资源 （SCR） 连接处理元件（DPS CPU、DSP 外设、协处理器加速器以及内部存储器）得以实现，即具有主从单元的纵横制架构。德州仪器 （TI） TMS320C6455 DSP 采用的就是这种架构（见图1）。
　　
　　图 1 TMS320C645x 器件结构图
　　SCR左边的任一主单元均可直接与SCR右边的从单元相连。主单元包括DSP的CPU、串行高速IO （SRIO）、四个传输控制器（TC）以及连接将三个主外设（PCI、HPI与EMAC）的连接至SCR的纵横制端口。从单元包括DSP存储器、DDR存储器接口、Turbo协处理器 （TCP）、Viterbi 协处理器（VCP）以及将多个外设连接至 SCR 的纵横制端口。
　　这种架构既快速又高效，因为 SCR 使主从单元之间实现了真正的同时数据传输。例如，PCI 至 DDR EMIF 的连接独立于 PCI 166 至 DSP CPU 的连接。数据完全是并行传输。当多个主单元访问同一个从单元时，SCR 执行判优。同时系统设计人员可以通过对主单元的优先级别进行编程来施加某些控制。
　　架构要求
　　在执行算法时，CPU 与存储器之间的指令和数据传输至关重要。在如图 2 所示的 TMS320C6455 DSP 存储器系统中，可通过使用 256 位宽的数据总线并在 CPU 与存储器之间的内部直接存储器存取 （DMA） 架构上创建两层高速缓存来优化数据传输。