PCB设计问题集锦

PCB设计问题集锦

问：
PCB图中各种字符往往容易叠加在一起，或者相距很近，当板子布得很密时，情况更加严重。当我用Verify Design进行检查时，会产生错误，但这种错误可以忽略。往往这种错误很多，有几百个，将其他更重要的错误淹没了，如何使Verify Design会略掉这种错误，或者在众多的错误中快速找到重要的错误。　 　　
答：
可以在颜色显示中将文字去掉,不显示后再检查;并记录错误数目。但一定要检查是否真正属于不需要的文字。

问：
What’s mean of below warning:
(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.
答：
这是有关制造方面的一个检查，您没有相关设定，所以可以不检查。

问：
怎样导出jop文件？
答：
应该是JOB文件吧？低版本的powerPCB与PADS使用JOB文件。现在只能输出ASC文件，方法如下
STEP：FILE/EXPORT/选择一个asc名称/选择Select ALL/在Format下选择合适的版本/在Unit下
选Current比较好/点击OK/完成
然后在低版本的powerPCB与PADS产品中Import保存的ASC文件，再保存为JOB文件。

问：
怎样导入reu文件？
答：
在ECO与Design 工具盒中都可以进行，分别打开ECO与Design 工具盒，点击右边第2个图标就可以。
问：
为什么我在pad stacks中再设一个via:1(如附件）和默认的standardvi(如附件）在布线时V选择1，怎么布线时按add via不能添加进去这是怎么回事，因为有时要使用两种不同的过孔。
答：
PowerPCB中有多个VIA时需要在Design Rule下根据信号分别设置VIA的使用条件，如电源类只能用Standard VIA等等，这样操作时就比较方便。详细设置方法在PowerPCB软件通中有介绍。

问：
为什么我把On-line DRC设置为prevent..移动元时就会弹出(图2),而你们教程中也是这样设置怎么不会呢?
答：
首先这不是错误,出现的原因是在数据中没有BOARD OUTLINE.您可以设置一个,但是不使用它作为CAM输出数据.

问：
我用ctrl+c复制线时怎设置原点进行复制，ctrl+v粘帖时总是以最下面一点和最左边那一点为原点
答：
复制布线时与上面的MOVE MODE设置没有任何关系,需要在右键菜单中选择,这在PowerPCB软件通教程中有专门介绍.

问：
用(图4)进行修改线时拉起时怎总是往左边拉起(图5)，不知有什么办法可以轻易想拉起左就左，右就右。
答：
具体条件不明,请检查一下您的DESIGN GRID,是否太大了.

问：
好不容易拉起右边但是用(图6)修改线怎么改怎么下面都会有一条不能和在一起，而你教程里都会好好的(图8)
答：
这可能还是与您的GRID 设置有关,不过没有问题,您可以将不需要的那段线删除.最重要的是需要找到布线的感觉,每个软件都不相同,所以需要多练习。

问：
尊敬的老师:
您好！
这个图已经画好了，但我只对（如图1）一种的完全间距进行检查，怎么错误就那么多，不知怎么改进。请老师指点。这个图在附件中请老师帮看一下，如果还有什么问题请指出来，本人在改进。谢！！！！！
答：
请注意您的DRC SETUP窗口下的设置是错误的,现在选中的SAME NET是对相同NET进行检查,应该选择NET TO ALL.而不是SAME NET有关各项参数的含义请仔细阅读第5部教程.

问：
U101元件已建好，但元件框的拐角处不知是否正确，请帮忙CHECK
答：
元件框等可以通过修改编辑来完成。
问：
U102和U103元件没建完全，在自动建元件参数中有几个不明白：如：
SOIC--》silk screen栏下spacing from pin与outdent from first pin
对应U102和U103元件应写什么数值，还有这两个元件SILK怎么自动设置，
以及SILK内有个圆圈怎么才能画得与该元件参数一致。

答：
Spacing from pin指从PIN到SILK的Y方向的距离,outdent from first pin
是第一PIN与SILK端点间的距离.请根据元件资料自己计算。