PLL650-02XC-R

1. 物料型号：PLL650-02

2. 器件简介： - PLL650-02是一款低成本、低抖动、高性能的时钟合成器。 - 利用PhaseLink专有的模拟锁相环威廉希尔官方网站 ，该芯片可以接受25MHz的晶体输入，并为网络芯片、PCI设备、SDRAM和ASIC产生多个输出时钟。 - 针对其SDRAM输出具有双倍驱动强度。

3. 引脚分配： - XIN（2号引脚）：25MHz基础晶体输入。 - XOUT/50MHz_OE（3号引脚）：晶体连接引脚，用于禁用50MHz输出。 - 50MHz/FS(0:2) 50MHz/SS0（6, 8, 9, 11号引脚）：双向引脚，50MHz输出。 - FS3（10号引脚）：三态输入引脚。 - 25MHz/125MHz（13, 15号引脚）：25MHz（参考）或125MHz输出。 - SDRAMx2（18, 20号引脚）：具有双倍驱动强度的SDRAM输出。 - 25MHz/100MHz（22号引脚）：25MHz（参考）或100MHz输出。 - VDD（1, 5, 12, 16, 17, 23, 24号引脚）：3.3V电源。 - GND（4, 7, 14, 19, 21号引脚）：地。

4. 参数特性： - 全CMOS输出摆幅，具有40mA输出驱动能力，在TTL电平上为25mA输出驱动。 - 先进的低功耗、亚微米CMOS工艺。 - 25MHz基础晶体或时钟输入。 - 4个50MHz输出，2个可在25MHz或125MHz间选择的输出，1个可在25MHz或100MHz间选择的输出。 - 2个SDRAM可选择频率66.6、75、83.3、100MHz（双倍驱动强度）。 - 所有非SDRAM输出可以被禁用（三态）。 - 可选择的扩展频谱威廉希尔官方网站 用于从±0.5%、±0.75%减少EMI，零PPM合成误差在所有时钟中。

5. 功能详解： - PLL650-02提供可选择的扩展频谱调制和可选择的输出频率。 - 通过将特定引脚连接到逻辑“零”或“一”，或不连接（三态输入或内部上拉）来选择频率和扩展频谱。 - 该芯片使用三态输入引脚以减少引脚使用。

6. 应用信息： - 适用于网络交换机等设备。

7. 封装信息： - 24-Pin 150mil SSOP封装。