简易数字录音机设计实验（语音采集与处理）

简易数字录音机设计实验（语音采集与处理）

一、实验要求：
利用实验仪器上现有的资源，通过FPGA、A/D、D/A、时钟模块、存储器
模块语音输入/输出模块等设计一个语音采集处理系统。
二、实验目的：
了解数字系统的设计过程。
了解存储器的使用方法。
了解语音处理过程。
三、硬件要求：
主芯片：EPF10K10LC84-4。
AD 转换模块。
DA 转换模块。
语音输入输出模块。
话筒。
存储器。
四、实验原理：
1. 语音处理器的组成电路如图所示主要有：语音输入电路、AD 采样电路、时钟电路、FPGA 芯片、存储器、DA 转换器、话音输出电路。除了FPGA 芯片要我们自行设计外，其它电路在实验仪器中都己做好，只需将它们与FPGA 芯片连接起来即可。

图：27
2. 考虑A/D 采样方法。在设计时,对于A/D 采用何种方法对信号进行采样也是很关键的，采样方法主要有实时采样和等效采样两种。一般来说，对于使用哪种取样类型取决于测试信号的型式：如果是重复信号波形，采用实时取样或等效取样都行，但使用等效取样方法更为经济。对观察非周期信号和瞬态信号，实时取样方法能更好的处理和分析。
3. 语音基础知识:
声音的三个要素是：音调，音强，音色。人耳对25-22000HZ 的声音有反应。人们在谈话中大部分有用的信息在3KHZ 以向。interwetten与威廉的赔率体系 波形能用频率表示并且谱的范围是30HZ-10KHZ，但是，大部分有用的和可理解的信息的能量是在200HZ到3500HZ 之间。根据NYQUIST 准则,A/D 转换采样速率至少是信号最大频率的两倍,因此最小的采样频率应该是6600HZ，实际上采用的频率略高一点,达到8KHZ。|
每个采样测量出特定时刻语音信号的幅度等级。一个采样由8 位组成，可以有256 个不同的采样结果，这对于在接收端无失真地恢复模拟信号已经足够。根据8KHZ 采样频率，每个采样8 位来计算，线路上每秒中将有64000 位的数据流，即64KBps。运载不同的信息需要不同的线路。高保真音乐的带宽是15KHZ，FM电台的带宽是200KHZ，电视信道的带宽是4.5MHZ。
4. FPGA 的设计是关键：它是整个示被器的控制中心和数据处理中心，负责完成A/D 及状态显示的控制，同时将A/D 转换出的电压信息经内部处理后通过D/A 接口电路将话音信号还原，最终在喇叭上表现出来。
5. 在FPGA 芯片中，至少需要设计的模块有A/D 控制器、D/A 控制器、SRAM、时序产生器、仲裁器、A（U）律编码器、A（U）律译码器等。其中A（U）律编码器、A（U）律译码器码器又是重点中的重点，同时也是难点。
6．下面分别对每个内部模块的功能说明如下：
a) A/D 控制器：生成采样时钟及A/D 采样芯片的控制信号，并读取A/D 采样结果。
b) SRAM：A/D 采样数据暂存,同时有存储器满标志位及空标志位输出。
c) A(U)律编码器：主要负责从SRAM 中读取A/D 数据，并将其进行
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A（U）律编码。
d) A(U)律译码器: 主要负责将A(U)律编码的数据译码成原始数据。在时钟的作用下将数据送往D/A 控制器。
e) 仲裁器：完成对芯片内部所有单元的控制，包括对各个单元的状态读取及给相应模块的启动或停止信号。如：当SRAM 数据装满后，SRAM 送出FULL标志，仲裁器识别信号后，启动A（U）律编码器读取SRAM 中的数据。
f ) 时序产生器：产生各个单元所需的各种时钟信号。
五、实验内容
由于该实验比较复杂、实验仪器上提供的存储器容量有限，想多存数据就必须要使用难度较大的DPCM 编码。建议在做该实验时取消存储模块，直接将采集来的数据送DAC 模块。

顶层文件如右图所示。
CLR 为清零端，接一位拨码开关，高电平有效；
CLK 接2.5MHz 时钟；NINTR、NRD、NCS、NWR
分别接并行AD 的INT、RD、CS、WR；DIN[7..0]接AD 转换器的数据输出端DOUT[7..0]接DA 转换器的数据输入端；并行DA 变换器的/CS、/CE 端接地；AD 转换器的CLOCK 端接625KHz；A0、A1、A2 接拨码开关，其八种状态分别对应IN0~IN7，DCTUNER 的输出DCOUT 接这八种状态的一种，与A0、A1、A2 的状态对应。
注：示例程序在文件夹EXAMPLE17 中，ADC.VHD 为设计文件。
六、实验报告
作出本实验设计的完整电路图，详细说明其工作原理。