接收和发送模块 - 基于CPLD的ST-BUS总线收发模块设计

　　采用与接收模块类似的方法，在Quartus II 5.0 SP1开发环境下基于EPM7128SLC84-15器件对双通道发送模块作综合，占用资源为25个LC，占用率为20%。后时序仿真，结果如图4(b)。仿真时，为了说明双通道发送模块的发送时序与通道设置的顺序无关，与接收模块的通道设置相反，发送模块的第一通道设置为31时隙，第二通道设置为0时隙。由仿真结果可见，发送模块的功能和时序也正确。

　　接收和发送模块的功能原理框图可知，两个模块之间的差异只有数据收发部分，两个模块的同步检测、时隙定位以及位定位都可以共用，因此两个模块可以合并为一个收发模块，如图3(c)所示，能节省部分器件资源。从综合结果来看，如果收发模块相对独立，那么资源占用将是27+25=52个LC，占用率高达41%。而接收与发送模块合并后的收发模块，占用资源35个LC，占用率27%。显然，有效地节省了CPLD的LC资源。

　　上面讨论并没有严格区分被动模式和主动模式，但是，前面的电路设计已考虑到了双模式的验证，CPLD器件的外接晶体振荡器可以让ST-BUS收发模块工作于主动模式。当工作于主动模式时，收发模块会自己产生时钟和帧同步等信号，并提供给ST-BUS总线上的其它部件。相反，当工作于被动模式时，收发模块的收发部分会屏蔽掉本地时钟，而由外部ST-BUS总线提供时钟。

　　基于所选定的CPLD器件EPM7128SLC84-15分析收发模块最高工作性能可知，接收模块和发送模块的最高工作频率均大于20MHz。这说明，所设计模块的工作频率高于前面所述C2几种工作频率的最大值，也就是说在C2的各频率条件下，ST-BUS收发模块都是适用的。

　　结束语

　　文中所讨论的ST-BUS收发模块的实现电路及CPLD内部逻辑设计已成功应用于某专用通信设备的E1接口板，运行性能稳定。基本文中设计的收发模块，在多种不同规模的可编程器件上已成功实现了ST-BUS与RS-232等多种标准接口单元以及部分自定义接口的顺利对接，完成各种 接口与ST-BUS总线间的数据复接通信，工作性能稳定可靠。