xilinx core generator里面的block ram介绍
CORE Generator里有很多的IP核，适合用于各方面的设计。一般来说，它包括了：基本模块，通....
D触发器为什么能对数据延迟一个时钟周期
D触发器在FPGA里用得很多，但我经常无法理解D触发器为什么能对数据延迟一个时钟周期（打一拍）。下面....
详解逻辑单元的内部结构
逻辑单元（Logic Element，LE）在FPGA器件内部，用于完成用户逻辑的最小单元。一个逻辑....
RapidIO：一种高性能、 低引脚数、 基于数据包交换的互连体系结构
PCI是广泛用于计算机内器件互连的威廉希尔官方网站
。传统PCI威廉希尔官方网站
也采样类似于上述存储器接口的并行总线方式，如T....
VIO在chipscope上的使用
一般情况下ILA和VIO都是用在chipscope上使用，VIO可以作为在chipscope时模拟I....
数字信号数据截位误差抑制方法
FPGA数据在进行乘加过程中会面临这数据位宽变大的问题，然而硬件资源是有限的，需要对数据最终位宽进行....
基于FPGA的以太网协议
是千兆网的MII接口，这个也有相应的RGMII接口，表示简化了的GMII接口；GMII是8bit并行....
如何对xilinx FPGA进行bit文件加密
AES即高级加密标准，是一种区块加密，当然也是对称加密。区块固定为128bit，秘钥为128，192....
在FPGA设计中可以用LUT组建分布式的RAM
举一个简单的例子，如果要实现一个6*1的mux可以用一个6输入的LUT或者是2个4输入的LUT来实现....
ASIC/FPGA设计中的CDC问题分析
CDC(不同时钟之间传数据)问题是ASIC/FPGA设计中最头疼的问题。CDC本身又分为同步时钟域和....
一文详细了解流水线设计
流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是....
FPGA学习-基于FIFO的行缓存结构
在FPGA中对图像的一行数据进行缓存时，可以采用FIFO这一结构，如上图所示，新一行图像数据流入到F....
在FPGA开发中尽量避免全局复位的使用？
在这些情况下，复位信号的变化与FGPA芯片内部信号相比看起来是及其缓慢的，例如，复位按钮产生的复位信....
毛刺的产生原因：冒险和竞争
冒险按照产生方式分为静态冒险 & 动态冒险两大类。静态冒险指输入有变化，而输出不应该变化时产生的窄脉....
卷积码编码及译码算法的基本原理
卷积码是一种信道纠错编码，在通信中具有广泛的应用。在发送端根据生成多项式进行卷积码编码，在接收端根据....
无流水的FIR滤波器设计
这里先用通俗易懂的语言描述一下流水线设计思想。假设小A要从成都到哈尔滨旅游，如果直接坐火车过去恐怕要....
FSK调制威廉希尔官方网站 的MATLAB与FPGA设计
第三幅图为连续相位FSK调制，也称作CPFSK，可视作振荡频率随基带信号线性变化;第四幅图为非连续相....
FPGA可重构威廉希尔官方网站 ——FPGA芯片
FPGA芯片本身就具有可以反复擦写的特性，允许FPGA开发者编写不同的代码进行重复编程，而FPGA可....
一文详解xilinx CLB基本逻辑单元
CLB是xilinx基本逻辑单元，每个CLB包含两个slices，每个slices由4个(A,B,C....
FIR滤波器的MATLAB与FPGA设计
数字滤波器从实现结构上划分，有FIR和IIR两种。FIR的特点是：线性相位、消耗资源多；IIR的特点....
数字混频原理及程序设计
混频就是把两个不同的频率信号混合，得到第三个频率。在模拟电路中经常见到的就是把接收机接收到的高频信号....
DDS的工作原理及基于FPGA的实现方法
一个按一定速度沿x轴行进，同时半径按一定频率在圆周上滑动的圆，最后留下的痕迹就是一个正余弦波。
使用VIvado封装自定IP并使用IP创建工程
在FPGA实际的开发中，官方提供的IP并不是适用于所有的情况，需要根据实际修改，或者是在自己设计的I....
如何使用FPGA驱动并行ADC和并行DAC芯片
ADC和DAC是FPGA与外部信号的接口，从数据接口类型的角度划分，有低速的串行接口和高速的并行接口....
详解Vivado时钟的基础知识
数字设计中，“时钟”表示在寄存器间可靠地传输数据所需的参考时间。Vivado的时序引擎通过时钟特征来....
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