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方法：实际应用里，通常需要在上电复位过程中对变量进行初始化，如果数组个数少时，直接赋初始值即可，但是....

从图1 FPGA开发流程中的主干线上分离出第一步设计输入横向环节，并做了进一步的细节的处理，如图2，....

上图是用与非门实现的D触发器的逻辑结构图，CP是时钟信号输入端，S和R分别是置位和清零信号，低有效;....

在双线性插值中，我们现在找x0', y0'所在位置旁边的四个点，再根据这四个点与....

标准的Verilog对语句有两种分组方式——使用begin…end或fork…join，begin…....

移位寄存器的功能和电路形式较多，按移位方向分有左移、右移、和双向移位寄存器；按接收数据方式分为串行输....

DDS信号发生器采用直接数字频率合成（Direct Digital Synthesis，简称DDS）....

在ModelSim仿真中，时钟是很严格的，但是在真实的晶振所产生的clock却是不严格的，比如高电平....

bank是存储库的意思，也就是说，一块内存内部划分出了多个存储库，访问的时候指定存储库编号，就可以访....

有些时候，根据设计需求可能会想要修改IP核生成的源文件（只能修改未加密文件），包括HDL文件和XDC....

推荐使用Xilinx language templates的代码块，这里的代码能够综合出正确且结构简....

m序列是目前广泛应用的一种伪随机序列，其在通信领域有着广泛的应用，如扩频通信，卫星通信的码分多址，数....

FIFO的使用非常广泛，一般用于不同时钟域之间的数据传输，或者用于不同数据宽度之间的数据匹配。在实际....

高速CAN所加的两个120欧的电阻实际上模拟的是线束连接无穷远的时候在传输线上产生的特性阻抗（而不是....

时钟周期约束： 时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了....

DMA(Direct Memory Access)，直接内存访问，在该模式下，数据传送不是由CPU负....

如果在后一级的判断电路把低于VOL电压判断为0，把高于VOH的电压判断为1，那么在输入VIL–VLH....

DC-SCM是OCP硬件管理项目的一个子项目。DC-SCM实施模块化服务器管理，包含了已存储在典型处....

下面介绍使用IP核floating-point来计算对数，该IP计算对数时，计算的是Ln（A）（A是....

FPGA端挂载DDR时，对FPGA引脚的约束和选择并不是随意的，有一定的约束规则，一般可以通过利用v....

‍xilinx 的 FPGA 时钟结构，7 系列 FPGA 的时钟结构和前面几个系列的时钟结构有了很....

PCIe（Peripheral Component Interconnect Express）是继I....

锁相环的锁定是指锁相环的输出频率等于输入频率，而输出信号的相位跟随输入信号的变化而变化。

捕获，是指从输入信号加到锁相环输入端开始开始，一直到环路达到锁定的全过程。

一、如何得到LUT与REG的使用比例 riple 我们先看一个FPGA工程的编译结果报告： 在这个报....

随着3G威廉希尔官方网站 的发展，关于图像、语音、加密等数字信号处理威廉希尔官方网站 随处可见，而且信号处理的实时性也要求越高。....

锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能....

波形（waveform）以列表的形式给出，表中包含上升沿和下降沿在周期中的绝对时间，以ns为单位；第....

XDC约束可以用一个或多个XDC文件，也可以用Tcl脚本实现；XDC文件或Tcl脚本都要加入到工程的....

当两个banks的I/O口作为LVDS电平时，HR banks的I/O电压VCCO只能为2.5V，H....