用于雷达和5G无线测试仪的JESD204B时钟生成参考设计

高速多通道应用需要低噪声、可扩展且可进行精确通道间偏差调节的时钟解决方案，以实现最佳系统 SNR、SFDR 和 ENOB。此参考设计使用一个主时钟器件和多个从时钟器件，支持高通道数 JESD204B 同步时钟。此设计可提供多通道 JESD204B 时钟，采用 TI LMK04828 时钟抖动清除器和带有集成式 VCO 的 LMX2594 宽带 PLL，能够实现低于 10ps 的时钟间偏差。此设计经过 TI ADC12DJ3200 EVM 在 3GSPS 环境中检测，具有改善的 SNR 性能，通道间偏差低于 50ps。本文对所有重要设计理论都进行了阐释说明，可指导用户完成器件选择流程和设计优化。最后，此设计还包含原理图、板布局、硬件测试和测试结果。

特性

·高频 (GSPS) 采样时钟生成

·符合 JESD204B 标准、高通道数、可扩展的时钟解决方案

·适用于射频采样 ADC/DAC 的低相位噪声时钟

·可配置的相位同步可在多通道系统中实现低偏差

·支持 TI 高速转换器和采集卡（ADC12DJ3200EVM、TSW14J56/TSW14J57）

TIDA-01023 High Channel Count JESD204B Clock Generation Reference Design for RADAR and 5G Wireless Testers Board Image

TIDA-01023 High Channel Count JESD204B Clock Generation Reference Design for RADAR and 5G Wireless Testers Board Setup Image

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