浅析英特尔10nm难产的深层原因

近日，SIA发了个耸人听闻的新闻，说intel放弃了10nm工艺的研发，当然这肯定是假消息就是了，今天intel也出面辟谣。不过相信很多人也会觉得奇怪，那边TSMC 7nm都量产了，三星也宣布风险试产了还上了EUV，为什么intel的10nm如此举步维艰？

去解释intel的10nm和TSMC/SAMSUNG 7nm之间实际上谁更先进其实也没什么太大的意义，毕竟横竖intel的工艺又不会拿来代工对不……用不到的东西再好也和自己没啥关系，而且其实结论之前我在微博里也说过好几次。但intel在10nm上陷入这么大的困境，有着比较深远的威廉希尔官方网站 考虑。

10nm其实是一个比较重要的节点，因为如果按照正统（就是每一代全面缩减0.7x的工艺，只线宽的不算）工艺路线来看，在10nm前后需要做很多比较重要的决定，挑我们外行人能理解的有两个，第一个是是否引入EUV，第二个是如何处理高密度下第0层和第1层金属互联层（M0和M1）。一个一个来说。

EUV是目前很重要的威廉希尔官方网站 ，大家也经常会在各种新闻里看到EUV，但EUV其实并没有绝大部分人想象的那么重要，这主要是两方面的原因。第一方面，当初为什么要引入EUV，是因为193nm光源传统上在90nm就会开始接近衍射极限，无法直接曝光，因此需要引入波长更短的EUV，用来制造更精细的电路。但是大家也看到了，EUV一直到现在的14nm，都没有成功导入到芯片制造工艺中，业界已经用193nm光源采用各种多次曝光的方式一路曝到了10nm甚至最新的TSMC 7nm。而公认的硅基半导体的物理极限大约在5nm左右，最乐观的到3nm也结束了，那么现在再导入EUV，其实你也只能用来用一代到两代，实质上EUV已经从“没有不行”的东西变成了“有了能省钱”的东西，重要性已经大大下降。第二方面，EUV只是光源，半导体工艺流程是非常复杂的，曝光只是其中——当然非常重要——的一环，简单来说，光有EUV并不能解决问题，并不是你能造出大功率EUV光刻机，就能去做7nm的芯片图样，就像你光有了镜头并不能拍出照片一样。

那么现在的EUV到底发展到什么阶段了，是不是可以在10nm或者10nm之后的节点真正的以更省钱的方式大批量制造芯片，是一个需要评估且非常影响威廉希尔官方网站 路线选择的东西。三星比较头铁，为了EUV甚至放弃了7nm DUV的研发；TSMC则是两头下注，既做7DUV，又同步推进7EUV，intel这边的态度就比较神奇：看起来intel根本对EUV毫无信心，因为10nm上intel率先在业界使用了SAQP曝光威廉希尔官方网站 ，既自对准四重曝光。

SAQP是从SADP发展而来的威廉希尔官方网站 ，D自然就是二重。这是为了解决193nm工艺无法直接对短于波长一半图样进行掩膜曝光而发展的威廉希尔官方网站 ，此外还有被称之为Litho-Etch的多重曝光威廉希尔官方网站 ，目前主要是三星在使用。一般来说，芯片制造工艺上每一层图案，都需要一个掩膜，二重曝光下，一层图案需要两张，四重曝光自然就是四张，因此SADP和SAQP显然是非常影响成本的东西，当时EUV也正是希望可以通过降低波长从而避免多重曝光。目前TSMC的7nm工艺依然还在使用SADP，intel应该是第一个真正采用SAQP方式制造芯片的半导体厂商。SAQP一旦怼出来了，实际上193nm光源就已经可以用到半导体工艺的尽头，EUV就没有什么实际意义了，这隐藏着一个非常重大的猜测：intel可能打算彻底放弃EUV，因为也许在intel看来，EUV永远都不可能成熟到成本比SAQP都低。

结合之前一个新闻，intel减持了ASML的股票来看，也许真的是有这个可能。

第二个问题没有EUV这么好懂，需要对芯片有更加深入的一点点了解，那就是M0和M1的问题。在这个之前我想先提一提线宽的问题。所谓线宽就是你在工艺名字上看到的那个几nm的数字，这代表着这一代半导体工艺所制造的最细的线条的宽度。但是一个重大误区是线宽代表着密度，这是完全不对的：低线宽的威廉希尔官方网站 的确意味着更小的晶体管，但并不意味着更小的晶体管间距，事实上intel 14nm工艺的间距就要比TSMC 10nm更小，而间距才是衡量密度的更直接的参数。谈到间距就不得不谈到接触孔，制作在硅片上的一个一个的晶体管，需要靠金属互联层才能组合成电路，而金属互联层需要通过接触孔，才能和晶体管产生电气上的连接，直接和晶体管连接的通常是第0层和第1层金属互联层。越密的晶体管，不仅需要更细的M0和M1走线，还需要更小的接触孔。当年业界在180～130nm时代将互联金属材料从铝改为铜时，原因之一也是铝金属无法兼容更小的接触孔。但铜和铝不一样，如果让铜直接和芯片接触，我记得是因为金属电位问题，会导致绝缘层被离子扩散导致污染的情况，因此对于铜互联的芯片，接触孔内部还需增加一层其他的金属作为保护层，这个保护层曾经一度相当复杂，但是目前大体上是以钽为主。然而到了10nm的时候，因为接触孔的宽深比进一步提升，钽的机械性能已经不足以保证良率，为此需要更换金属材质，其中一个解决方案是使用钌代替钽。

但钌的极限也不高，在7nm时，更小的接触孔甚至已经让制作保护层都非常困难，因此需要再次更换金属，甚至直接更换互联层金属，而这正是intel在做的事情：intel 10nm工艺的M0和M1已经彻底更换成了钴，完全放弃了铜。钴的硬度会带来各种各样的问题，是货真价实的“硬骨头”，但如果你需要进一步推进工艺线宽，用钴替代铜是必须要走的一步，且基本不存在绕过的可能。不仅如此，10nm工艺上intel还引入了COAG，即Contact On Active Gate，直接把接触孔打在了Gate的正上方，而不是传统上远离沟道的外侧，这个威廉希尔官方网站 目前也是业界首家。

在10nm上intel还有其他奇奇怪怪的东西，比如在沟道底部打入小块SiGe来做局部应变硅。但基本上已经可以看出为何别家7nm做的风生水起，intel 10nm走的举步维艰，总结下来就是，intel看不到EUV的希望，打算靠传统工艺一路走到半导体的尽头，而10nm则是这个计划的实验平台，intel在10nm节点上一次性引入了诸多一直可以用到5nm甚至3nm的威廉希尔官方网站 ，打算通过放弃一代工艺量产时间作为代价，一次性打通通往末日的尽头。步子太大，以至于intel也扯到了蛋，但一旦10nm成功量产，原则上说intel就直接具备了制造5nm芯片的所有威廉希尔官方网站 ，而其他的几个制造商，目前还没开始真正的啃硬骨头，虽然看起来顺风顺水，线宽数字一路推进，但未来会不会遇到难以逾越的大坑就天知道了。

但intel表示10nm进展顺利，预计在2019年可以实现量产上市。现在再来看，是不是有不一样的感觉？当然我并不是半导体业内，上面的东西完全有可能出现本质上的错误，这只是我目前为止对于看到的信息的个人理解，如有错误实属正常，莫怪。