用于杂散信号消除的PLL频率规划
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
ADI
+关注
关注
146文章
45829浏览量
250563 -
pll
+关注
关注
6文章
777浏览量
135203 -
杂散信号
+关注
关注
1文章
5浏览量
7200
发布评论请先 登录
相关推荐
ADS5407杂散较差的原因？
的SFDR（无杂散动态范围）比较差，只有40~50dbc，而官方手册上描述的SFDR在70dbc以上，我们做了以下措施：
修改了时钟输入端的匹配网络，前期ADS5407时钟输入信号特别差，如下图所示：
修改
发表于 01-08 06:30
边带杂散和开关杂散的含义是什么？会对电路造成什么影响？
我在看ADC供电部分的时候，看到边带杂散和开关杂散这两词不知道它的含义。请问下大家它们的含义以及它们将会对电路造成什么影响？
谢谢大家了！！！！！
发表于 12-31 06:32
DAC3482存在杂散怎么解决？
当前DTRU产品中使用了DAC3482，故障率达到12%，从FPGA侧IQ数据到达DAC3482，从3482出口处测量到的信号，发现近端存在杂散。具体见下图所示。
另外做了如下实验:
1、将
发表于 12-16 06:23
DAC39J82输出信号在140MHz频率存在杂散怎么解决？
在使用DAC39J82过程中我们发现DAC芯片在输出是0—500M频率信号时，在120MHZ以下没有没有杂散问题。在150M，200M，300M
发表于 11-22 06:07
DAC38J84测试时有杂散和谐波怎么解决？
-20MHz处的点，频率是40MHz,如将将频宽打到200MHz时会看到其它谐波和杂散点，下图输出60M时有影响的点是40M，对SFDR的影响超过10dB。其它杂
发表于 11-18 06:37
LMX2572EVM在测试评估版时，不同频率下整数边界杂散差别很大是为什么？
在测试评估版时，不同频率下整数边界杂散差别很大。
下表是100M鉴相频率下，偏离1M的杂散抑制
发表于 11-13 07:43
LMX2594EVM分母用最大，出现跑动的杂散怎么避免？
现象是分母用最大，很多频点会出现跑动的杂散，有些频点又不会出现，该怎么去消除。如果需要通过改变分母，该怎么避免小数杂散。
发表于 11-11 06:48
请问LMX2694-EP输出信号中有小数分频杂散该如何解决？
的，时钟单独测过没有杂散；
1.请问这类杂散和什么相关？
2.该如何消除？尝试过参考分频R，查看供电电源，修改小数分频分子分母（但输出就不是
发表于 11-11 06:05
深入解析晶振时钟信号干扰源：寄生电容、杂散电容与分布电容
在现代电子电路设计中，晶振时钟信号的高频特性使得其容易受到各种干扰。其中，寄生电容、杂散电容和分布电容是影响晶振时钟信号稳定性的主要因素。晶发电子将详细分析这三种电容的特性、影响及相
发表于 09-26 14:49
什么是无杂散动态范围 (SFDR)？为什么 SFDR 很重要？
有多种不同的规格可用于表征电路线性度。SFDR 指标是一种常用的规范。该指标定义为所需信号幅度与感兴趣带宽内杂散的比率（图 1）。
图 1. 显示 SFDR 指标的图表。
对于 ADC
发表于 09-11 15:48
变频器控制引起的电机轴电压杂散
变频器控制引起的电机轴电压杂散 变频器（简称VFD）是通过调整输入电源频率和电压来控制电机转速的装置。它在工业控制应用中得到广泛应用，可以提高能效和精度，并减少能源消耗。然而，变频器控制引起的电机
工商网监
评论