0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看威廉希尔官方网站 视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

时钟信号和地址同时到达接收端,仿真具体波形分析

贸泽电子设计圈 来源:互联网 作者:佚名 2018-03-05 09:08 次阅读

布线在设计中占有举足轻重的地位,设计成功的关键就是要保证系统有充足的时序裕量。要保证系统的时序,线长匹配又是一个重要的环节。我们来回顾一下,布线,线长匹配的基本原则是:地址,控制/命令信号时钟做等长。数据信号与DQS做等长。为啥要做等长?大家会说是要让同组信号同时到达接收端,好让接收芯片能够同时处理这些信号。那么,时钟信号和地址同时到达接收端,波形的对应关系是什么样的呢?我们通过仿真来看一下具体波形。

建立如下通道,分别interwetten与威廉的赔率体系 3的地址信号与时钟信号。

图1 地址/时钟仿真示意图

为方便计算,我们假设DDR的时钟频率为500MHz,这样对应的地址信号的速率就应该是500Mbps,这里大家应该明白,虽然DDR是双倍速率,但对于地址/控制信号来说,依然是单倍速率的。下面来看看波形,在地址与时钟完全等长的情况下,地址与数据端的接收波形如下图2,红色代表地址信号,绿色代表时钟信号。

图2 时钟信号与地址信号波形

上面的波形我们似乎看不出时钟与地址之间的时序关系是什么样的,我们把它放在一个眼图中,时序关系就很明确了。这里粗略的计算下建立时间与保持时间。如下图

图3 时钟信号与地址信号波形

由上图3.我们可以知道,该地址信号的建立时间大约为891ps,保持时间为881ps。这是在时钟与地址信号完全等长情况下的波形。如果地址与时钟不等长,信号又是什么样的呢?仿真中,我们让地址线比时钟线慢200ps,得到的与眼图如下:

图4 时钟信号与地址信号波形

由上图可知,在地址信号比时钟信号长的情况下,保持时间为684ps,建立越为1.1ns。可见,相对于地址线与时钟线等长来说,地址线比时钟线长会使地址信号的建立时间更短。同理,如果时钟线比地址线长,则建立时间会变长,而保持时间会变短。那么双倍速率的数据信号又是怎样的?下面通过具体的仿真实例来看一下。

图5 DQ 与 DQS仿真示意

仿真通道如上图所示,驱动端和接收端为某芯片公司的IBIS模型,仿真波形如下:

图6 DQ与DQS仿真波形

我们将DQS和DQ信号同时生成眼图,在一个窗口下观测,结果如下:

图7 DQ与DQS眼图

如上图所示,大家可能发现了,如果按照原始对应关系,数据信号的边沿和时钟信号的边沿是对齐的,如果是这样,时钟信号怎样完成对数据信号的采样呢?实际上并不是这样的。以上仿真只是简单的将两波形放在了一起,因为DQ和DQS的传输通道长度是一样的,所以他们的边沿是对齐的。实际工作的时候,主控芯片会有一个调节机制。一般数据信号会比DQS提前四分之一周期被释放出来,实际上,在颗粒端接收到的波形对应关系应该是这样的:

图8 平移后的眼图

通过主控芯片的调节之后,DQS的边沿就和DQ信号位的中心对齐了,这样就能保证数据在传输到接收端有足够的建立时间与保持时间。和上面分析时钟与地址信号一样,如果DQ与DQS之间等长做的不好,DQS的时钟边沿就不会保持在DQ的中间位置,这样建立时间或者保持时间的裕量就会变小。

先简单的来看一张图

图9 延时偏差对时序的影响

上图中,T_vb与T_va表示的是主控芯片在输出数据时时钟与数据之间的时序参数。在理想情况下,时钟边沿和数据电平的中心是对齐的,由于时钟和数据传输通道不等长,使得时钟边沿没有和数据脉冲的中间位置对其,使得建立时间的裕量变小。在理解了这些基础问题之后,我们需要做的就是将这些时间参数转化为线长。

下面我们通过具体实例来看看时序的计算,下图是Freescale MPC8572 DDR主控芯片手册,这张图片定义了从芯片出来的时候,DQS与DQ之间的相位关系。

图10 MPC8572时序图

图11 MPC8572时序参数

颗粒端为美光DDR,该芯片的时序图以及时序参数如下图所示,这张图片则定义了颗粒端芯片识别信号所需要的建立时间与保持时间。

图12 DDR颗粒时序图以及时序参数

我们用T_pcbskew来表示DQ与DQS之间的延时偏差,如果想要得到足够的时序裕量,则延时偏差要满足以下关系:

T_pcbskew《T_vb-T_setup

T_pcbskew》T_hold-T_va

代入数据,有:

T_vb-T_setup=375-215=160ps

T_hold-T_va=-160ps

这样,如果传输线的速度按照6mil/ps来计算,T_pcbskew为+/-960mil。大家会发现裕量很大,当然这只是最理想情况,没有考虑时钟抖动以及数据信号的抖动,以及串扰、码间干扰带来的影响,如果把这些因素都考虑进来,留给我们布线偏差的裕量就比较小了。

综上所述,时序控制的目的就是要保证数据在接收端有充足的建立时间与保持时间,明白了这一点,我们在线长匹配这个问题上就能做到胸有成竹,游刃有余了。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 时钟频率
    +关注

    关注

    0

    文章

    49

    浏览量

    20339
  • 信号仿真
    +关注

    关注

    0

    文章

    12

    浏览量

    8591
  • 时钟信号
    +关注

    关注

    4

    文章

    448

    浏览量

    28542

原文标题:控制DDR线长匹配来保证时序,在PCB设计时应该这么做!

文章出处:【微信号:Mouser-Community,微信公众号:贸泽电子设计圈】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    仿真反射详解:接收信号与测试点信号的区别

    Ω差分传输线。       2.传输的为我们之前模拟的DDR3信号,由三次谐波构成。       3.测试点位置离接收距离为500mil。       好的,现在开始让我们分析,首先
    的头像 发表于 04-19 11:58 4275次阅读
    <b class='flag-5'>仿真</b>反射详解:<b class='flag-5'>接收</b><b class='flag-5'>端</b><b class='flag-5'>信号</b>与测试点<b class='flag-5'>信号</b>的区别

    信号完整性仿真:DDR3/4/5系列地址信号端接优化对比

    导读:DDR5协议发布已经有一段时间了,其中的变化还是比较大的,地址信号采取了ODT的端接形式,本篇文章为大家仿真一下DDR5地址信号
    发表于 12-01 10:24 1672次阅读

    基于信号完整性分析的高速PCB设计

    的 HY57V651610/SO,时钟频率达到75 MHz以上。因此,必须考虑由于信号频率过高引起的信号完整性问题。选择了功能强大的Cad-ence设计软件,它将原理图设计、PCB Layout、高速
    发表于 01-07 11:30

    基于Protel 99的PCB信号完整性分析设计

       摘 要:从信号完整性分析设计规则、完整性分析仿真器、波形分析器等三个方面说明了如何利用Pr
    发表于 08-27 16:13

    pcb设计中的DDR布线

    等长。数据信号与DQS做等长。为啥要做等长?大家会说是要让同组信号同时到达接收,好让
    发表于 09-19 16:21

    DDR线长匹配与时序

    时钟做等长。数据信号与DQS做等长。为啥要做等长?大家会说是要让同组信号同时到达接收
    发表于 09-20 10:29

    PCB设计怎么控制DDR线长匹配来保证时序

    做等长。数据信号与DQS做等长。为啥要做等长?大家会说是要让同组信号同时到达接收,好让
    发表于 09-20 10:59

    AD9224加上12.5MHz的时钟后,在输入信号会出现毛刺,不加时钟信号输入信号波形是光滑的,这是为什么呢?

    AD9224加上12.5MHz的时钟后,在输入信号会出现毛刺,不加时钟信号输入
    发表于 12-08 07:34

    基于公共数据结构的EDA仿真波形分析威廉希尔官方网站

    基于公共数据结构的EDA仿真波形分析威廉希尔官方网站 :现有的EDA仿真工具缺乏对仿真数据的分析处理功能,影响
    发表于 10-23 16:49 21次下载

    电基于公共数据结构的EDA仿真波形分析威廉希尔官方网站

    电基于公共数据结构的EDA仿真波形分析威廉希尔官方网站 摘要: 现有的EDA仿真工具缺乏对仿真数据的分析
    发表于 12-07 13:54 12次下载

    信号完整性的仿真分析

    介绍引起信号完整性问题的主要因素, 利用。进行信号仿真的步骤, 给出了的信号仿真的时比结果, 并以该信号
    发表于 11-30 11:09 0次下载
    <b class='flag-5'>信号</b>完整性的<b class='flag-5'>仿真</b><b class='flag-5'>分析</b>

    超声导波任意波形激励威廉希尔官方网站 (ANSYS仿真分析

    却不高。本文利用超声导波换能器和时间反转法,通过ANSYS有限元仿真分析,获得了任意波形的激励信号,提高了接收
    发表于 11-11 18:11 24次下载

    一文看懂DDR布线背后的大学问

    /命令信号时钟做等长。数据信号与DQS做等长。为啥要做等长?大家会说是要让同组信号同时到达
    发表于 11-28 11:34 0次下载
    一文看懂DDR布线背后的大学问

    在PCB设计时应该怎么做?控制DDR线长匹配来保证时序

    /命令信号时钟做等长。数据信号与DQS做等长。为啥要做等长?大家会说是要让同组信号同时到达
    发表于 03-23 10:05 1572次阅读
    在PCB设计时应该怎么做?控制DDR线长匹配来保证时序

    PCB设计:时钟地址/控制信号波形之间的位置关系

    参考。 接触到时序概念,是从学习DDR布线开始的。作者以前只知道一个差分对里面的两根线需要等长,等长的原因是保证P和N两根线上传输的信号同时到达接收
    的头像 发表于 04-13 17:28 5804次阅读
    PCB设计:<b class='flag-5'>时钟</b>与<b class='flag-5'>地址</b>/控制<b class='flag-5'>信号</b><b class='flag-5'>波形</b>之间的位置关系