Vivado 2024.1版本的新特性(1)

Vivado 2024.1已正式发布，今天我们就来看看新版本带来了哪些新特性。

Open Dataflow Design

无论是Synthesis阶段还是Implementation阶段，打开Vivado图形界面，在导航栏下都能看到新增了一个选项Open Dataflow Design，如下图所示。这个功能对于我们分析系统的数据流非常有用。

如下图所示，显示了一个设计的DFV（DataFlow Viewer）视图，可以看到DFV只会显示模块的输入/输出管脚以及和其他模块的连接关系，进而表征了数据流向，这正是其聚焦点。一些控制信号如时钟、复位、读/写使能以及读/写地址等被剔除。这也是其与常规的Schematic视图的区别。DFV的一个典型应用场景是手工布局：根据互联程度判定关键模块，进而在画Pblock时将这些关键模块放置在同一个Pblock内。

此外，一旦打开DFV视图，Vivado还会同时给出设计流水的层次化视图，如下图所示，便于用户观察某个模块下的数据流。

GEN_REPORTS_PARALLEL

Vivado 2024.1的Implementation Run新增了一个属性：GEN_REPORTS_PARALLEL，默认情况下该属性是被勾选上的，如下图所示。顾名思义，其作用是在Implementation阶段并行生成各种报告，从而缩短编译时间。下图显示了用Vivado 2023.2创建的工程Implementation所需的编译时间（impl_1），将此工程采用2024.1进行编译，其中impl_1_copy1勾选了GEN_REPORTS_PARALLEL属性，而impl_1_copy2没有勾选该属性，可以看到两者有8秒的时间差异，同时相比于2023.2，编译时间缩短了38.26%。

USER_CLOCK_VTREE_TYPE

如果目标芯片是Versal SSI芯片，如VP1502或VP1902，该属性可用于针对设计中的指定时钟设置时钟Vtree类型，其可选值有3个，分别为InterSLR、intraSLR和balanced。默认情况下为InterSLR。此外，place_design还专门新增了一个选项-clock_vtree_type，如下图所示。该选项也有3个可选值，与USER_CLOCK_VTREE_TYPE可选值一致。不同之处在于该选项是全局选项，而USER_CLOCK_VTREE_TYPE是针对指定时钟。但两者的目的的相同的，都可改善时钟偏移（Clock Skew）。