电子发烧友网报道(文/吴子鹏)以前谈论AI创新,更多会聚焦在核心处理器和算法上。不过,随着AI功能的复杂度提升,传统形式的IC设计已经很难覆盖全部的功能,系统级创新成为创新的新动能。在2024新思科技开发者大会上,新思科技主要阐述的便是如何通过EDA工具、IP和一系列软硬件解决方案从芯片到系统赋能创新,和广大开发者一起共创万物智能的未来。
新思科技总裁兼首席执行官盖思新(Sassine Ghazi)表示:“三十多年来,我们不断超越自己,致力于加速科技创新,以更好地赋能芯片公司、系统级公司乃至整个产业生态的发展。”为此,新思科技推出了“从芯片到系统设计解决方案”的创新设计范式,通过全球领先的AI驱动型EDA全面解决方案Synopsys.ai和电子数字孪生威廉希尔官方网站 、广泛且经验证的IP产品组合、以及3DIC系统设计解决方案,全面助力AI、智能汽车、智能制造等前沿科技领域应对挑战,大幅提升他们的研发能力和生产力。
利用这些先进的工具,新思科技可以帮助开发者更好地实现AI方案创新。我们在开篇提到了系统级创新,事实上当前复杂的AI SoC就是一个大的系统。新思科技拥有完整的解决方案,帮助完成复杂SoC的设计。比如,新思科技提供一系列异构集成综合威廉希尔官方网站 来应对多芯粒系统的设计挑战,包括早期架构探索、Chiplet(芯粒)互联、硅IP、系统签核和测试诊断等方案。
在这些方案里,新思科技3DIC Compiler是业内仅有的统一、2.5和3D多裸晶芯片封装协同设计与分析平台,3DIC Compiler建立在新思科技Fusion Design Platform的通用的、统一数据模型的基础架构之上,并结合了众多变革性的多芯粒设计功能,以提供一个从架构到签核的完整的平台。
相信随着科技的发展,新思科技会将更多创新威廉希尔官方网站 融入EDA工具中,也会赋能更广泛的智能化应用。正如新思科技全球资深副总裁、新思中国董事长兼总裁葛群先生所言,新思科技将加速威廉希尔官方网站 创新步伐,与千行百业“在一起”,与开发者“在一起”,打造从芯片到系统的超融合创新平台,为全球科技发展提供源源不断的动力。
UCIe是一个综合规范,定义了一个完整的die-to-die互连堆栈,支持多种协议,包括PCIe、CXL和厂商定义的流式协议。它采用各种数据包(flit)格式作为传输机制,并允许使用原始格式,在这种情况下可以绕过芯片间(Die-to-Die, D2D)适配器的CRC/重试功能。UCIe确保了兼容设备的互操作性,这是实现多die系统市场的强制性要求。
为了更好地帮助开发者利用好UCIe协议,新思科技正式发布全球领先的40G UCIe IP。新思科技40G UCIe IP的完整解决方案包括了物理层、控制器和验证IP,是新思科技全面、可扩展的多芯片系统设计解决方案的关键组成部分,可实现从早期架构探索到制造的快速异构集成。新思科技40G UCIe IP支持有机基板和高密度先进封装威廉希尔官方网站 ,使开发者能够灵活地探索适合其需求的封装选项。
新思科技40G UCIe IP带来非常多的创新功能。比如,新思科技40G UCIe IP提供了测试和芯片生命周期管理 (SLM) 功能,可以帮助开发者显著提升多芯粒系统的可靠性;新思科技40G UCIe IP提供单参考时钟功能,简化了时钟架构并优化了功耗;新思科技40G UCIe IP支持业界广泛的芯片上互连结构,包括 AXI、CHI 芯片到芯片、streaming、PCI Express 和 CXL,保障了开发者设计的灵活性。
盖思新在介绍新思科技40G UCIe IP时提到,新思科技40G UCIe IP面向AI、数据中心等领域提供全球领先的高带宽,并且能够在整个芯片生命周期内提高可测试性和可靠性,助力芯片产业提升生产力,持续加速Multi-Die等前沿科技的发展。
新思科技总裁兼首席执行官盖思新(Sassine Ghazi)表示:“三十多年来,我们不断超越自己,致力于加速科技创新,以更好地赋能芯片公司、系统级公司乃至整个产业生态的发展。”为此,新思科技推出了“从芯片到系统设计解决方案”的创新设计范式,通过全球领先的AI驱动型EDA全面解决方案Synopsys.ai和电子数字孪生威廉希尔官方网站 、广泛且经验证的IP产品组合、以及3DIC系统设计解决方案,全面助力AI、智能汽车、智能制造等前沿科技领域应对挑战,大幅提升他们的研发能力和生产力。
EDA和AI的双向奔赴
新思科技在通过EDA工具和相关方案赋能AI产业的发展,同时新思科技的EDA工具也是AI威廉希尔官方网站 蓬勃发展的受益者。以盖思新提到的Synopsys.ai为例,Synopsys.ai是一个全栈式的AI驱动型EDA解决方案,在整个EDA堆栈中充分利用生成式人工智能(GenAI)力量,进一步提高先进芯片设计达成结果的效率。Synopsys.ai通过对话智能来提供协作、生成和自主功能。在大语言模型(LLM)的支持下,Synopsys.ai的GenAI功能可以部署在任何本地环境或云环境中。在Synopsys.ai套件中集成GenAI将为芯片开发者提供协作功能,以及专业化的工具指导;用于RTL设计、验证及其他辅助资料创建的生成功能;用自然语言方式创建工作流程的自主功能。利用这些先进的工具,新思科技可以帮助开发者更好地实现AI方案创新。我们在开篇提到了系统级创新,事实上当前复杂的AI SoC就是一个大的系统。新思科技拥有完整的解决方案,帮助完成复杂SoC的设计。比如,新思科技提供一系列异构集成综合威廉希尔官方网站 来应对多芯粒系统的设计挑战,包括早期架构探索、Chiplet(芯粒)互联、硅IP、系统签核和测试诊断等方案。
在这些方案里,新思科技3DIC Compiler是业内仅有的统一、2.5和3D多裸晶芯片封装协同设计与分析平台,3DIC Compiler建立在新思科技Fusion Design Platform的通用的、统一数据模型的基础架构之上,并结合了众多变革性的多芯粒设计功能,以提供一个从架构到签核的完整的平台。
相信随着科技的发展,新思科技会将更多创新威廉希尔官方网站 融入EDA工具中,也会赋能更广泛的智能化应用。正如新思科技全球资深副总裁、新思中国董事长兼总裁葛群先生所言,新思科技将加速威廉希尔官方网站 创新步伐,与千行百业“在一起”,与开发者“在一起”,打造从芯片到系统的超融合创新平台,为全球科技发展提供源源不断的动力。
全球领先的40G UCIe IP
当AI芯片成为一个复杂的系统之后,芯片内部的互联就变得非常关键。尤其是在Chiplet逐渐成为设计复杂SoC的有效手段之后,互联的敏捷设计和效率就变得更加重要。在构建多芯粒系统时,UCIe(Unified Chiplet Interconnect Express)被寄予厚望。UCIe是一个综合规范,定义了一个完整的die-to-die互连堆栈,支持多种协议,包括PCIe、CXL和厂商定义的流式协议。它采用各种数据包(flit)格式作为传输机制,并允许使用原始格式,在这种情况下可以绕过芯片间(Die-to-Die, D2D)适配器的CRC/重试功能。UCIe确保了兼容设备的互操作性,这是实现多die系统市场的强制性要求。
为了更好地帮助开发者利用好UCIe协议,新思科技正式发布全球领先的40G UCIe IP。新思科技40G UCIe IP的完整解决方案包括了物理层、控制器和验证IP,是新思科技全面、可扩展的多芯片系统设计解决方案的关键组成部分,可实现从早期架构探索到制造的快速异构集成。新思科技40G UCIe IP支持有机基板和高密度先进封装威廉希尔官方网站 ,使开发者能够灵活地探索适合其需求的封装选项。
新思科技40G UCIe IP带来非常多的创新功能。比如,新思科技40G UCIe IP提供了测试和芯片生命周期管理 (SLM) 功能,可以帮助开发者显著提升多芯粒系统的可靠性;新思科技40G UCIe IP提供单参考时钟功能,简化了时钟架构并优化了功耗;新思科技40G UCIe IP支持业界广泛的芯片上互连结构,包括 AXI、CHI 芯片到芯片、streaming、PCI Express 和 CXL,保障了开发者设计的灵活性。
盖思新在介绍新思科技40G UCIe IP时提到,新思科技40G UCIe IP面向AI、数据中心等领域提供全球领先的高带宽,并且能够在整个芯片生命周期内提高可测试性和可靠性,助力芯片产业提升生产力,持续加速Multi-Die等前沿科技的发展。
结语
在人工智能时代,应用对算力需求的速度要快于芯片的发展速度,在2024新思科技开发者大会和一些公开报告上都提到了这一点。当传统意义上的芯片算力跟不上AI应用的需求时,多芯粒系统成为突破性能的关键,新思科技能够提供完整的、领先的解决方案,帮助开发者应对复杂SoC的设计,让AI硬件系统性能提升换挡提速。
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