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如何在3DICC中基于虚拟原型实现多芯片架构探索

Xpeedic 来源:Xpeedic 2023-11-20 16:50 次阅读

前言

Chiplet多芯片系统将多个裸芯片集成在单个封装中,这对于系统架构的设计来说增加了新的维度和复杂性,多芯片系统的设计贯穿着系统级协同设计分析方法。

在系统定义和规划时,虚拟原型可以用来分析架构设计决策可能产生的影响,将系统的功能性和非功能性要求转化为系统的物理硬件属性,包括裸片的目标工艺、面积大小以及不同组成芯片的组装要求等。根据不同的解决方案,选择不同的chiplets和堆叠架构,进行早期的分析驱动的架构探索和优化迭代,包括电气可靠性、散热、良率分析、应力分析等等。从而可以基于目标系统的指标定义,确定系统的瓶颈所在——性能、功耗、存储容量/带宽、面积/体积、成本以及上市时间等,逐步建立和完善各类分析模型,使得整个系统最终定型。

芯和半导体的3DICCompiler(以下简称“3DICC”)设计平台,全面支持chiplet多芯片系统2.5D/3D集成设计和仿真本文介绍如何在3DICC设计平台实现基于虚拟原型实现多芯片架构探索。整个流程包含chiplets虚拟原型和顶层创建、布局堆叠规划、Bump/TSV设计规划、PG网络规划和系统早期EMIR&Thermal分析等。

案例介绍

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图1

多芯片系统3D架构探索、布局、分析和迭代

1. Chiplets虚拟原型和顶层创建

创建chiplets虚拟原型,包含长宽尺寸和信号接口规划。

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图 2

虚拟芯片原型创建

创建虚拟顶层网表,建立芯片间互连关系,包含多芯片系统的所有实例和互连,但不会产生用于生产制造的实际GDS。

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图3

虚拟顶层网表创建

2. 布局堆叠规划

Chiplet多芯片系统架构和布局规划有诸多因素需要考量,如chiplets和IP选择、接口协议和类型、裸片是并排放置还是垂直堆叠等等,选择的确定取决于目标应用在功耗、性能、功能、成本和散热等方面的要求。

3DICC对于系统的架构布局支持多种芯片堆叠方式,如face-to-face、face-to-back等,在布局探索过程中,这些都可以从2D和3D的视图进行交互式设计,快捷直观。

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图4

堆叠布局探索

3.Bump/TSV设计规划

在chiplets的架构探索和设计阶段,需要完成系统级Floorplan和各个层次的bump planning。

对于ubump、TSV、C4 bump的设计,3DICC支持多种规划方式,包括CSV、Excel表格以及图形界面阵列设计等,可以根据实际的设计条件和需求,选择适合的方式进行。例如:

Die1:已有Excel表格类型IO信息,导入文件自动创建。

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图 5

导入excel格式的bump map

Die2:已有CSV格式IO信息,导入文件自动创建。

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图6

FanOut设计顶层创建

Die3:只有IO信号列表,可以设定区域和pattern创建,也可以由工具基于信号接口关系自动分布创建。

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图7

设定区域和pattern创建bump阵列

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图8

工具自动分布创建bump阵列

4.PG网络规划和系统早期EMIR&Thermal分析

3DICC可以快速建立不同类型和pattern的PG网络,用于支持原型阶段的EMIR和Thermal建模分析。这些结果为PG网络、bump/TSV阵列、芯片热功耗、芯片堆叠方式等设计选择确定提供了必要的数据支持,推进架构探索设计迭代优化。

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图9

PG网络实现

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图10

EMIR&Thermal分析示例

总结

与单片系统相比,chiplet多芯片系统在架构定义阶段,必须通过功能架构、物理架构的协同假设和优化,从整个系统的角度进行设计和验证,问题越早发现,就越有可能做出有影响力的改变来优化整个系统。通常来说,有价值的设计数据通常要到设计流程的后期才能获得,而借助虚拟原型威廉希尔官方网站 ,开发者可以更好地掌控功耗和性能,同时仍可以在设计过程中做出修正和优化,从而规划出系统的理想蓝图。

3DIC Compiler提供的基于虚拟原型实现多芯片架构探索,对于多芯片系统的可行性、可优化性和可实现性等方面提供了有效且高效的功能支持。

审核编辑:汤梓红

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原文标题:【应用案例】如何在 3DICC 中基于虚拟原型实现多芯片架构探索

文章出处:【微信号:Xpeedic,微信公众号:Xpeedic】欢迎添加关注!文章转载请注明出处。

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