AI导向的EDA 2.0时代

电子发烧友网报道（文/周凯扬）在不久前举办的第60届设计自动化大会上，AI似乎成了所有EDA厂商与设计公司的主要话题。在不少人看来，AI驱动的EDA工具以及这类工具开发的AI芯片，已经成为下一个EDA时代的重心，也将为芯片设计带来完全不一样的格局。

AI驱动的设计/验证需求在哪？

从最明显的五大市场趋势来看，也就是5G、大规模计算、自动驾驶、AI/ML和工业IoT，这些应用都是围绕计算升级开展的。正因如此，在芯片与系统设计上，我们面临着强劲的生产力逆风。

据预测，在未来的10年里，芯片与系统设计复杂程度将提高100倍，每年的设计数量将翻四倍，偏偏半导体又是一个人才短缺的行业，这也就注定了我们难以找到更多的工程师来满足这些设计需求。

过去的几十年里，正是因为有了EDA工具，我们才摆脱了纯粹的手动电路设计，将晶体管级和RTL等设计进行了一定的自动化改造，提高了设计效率。而AI驱动的系统设计，可以再度将这一效率提升10倍。

不过在这个过程中，工程师依旧是不可或缺的，只不过重心放在了解决更加复杂的问题上，比如设计创新的算法、剔除更加细微的漏洞或是构筑交互接口等。而AI算法，则更擅长解决并行离散的数据处理与分类，在芯片设计中实现最好的PPA、最高的覆盖率和最快的上市时间。

EDA公司的AI平台构筑

正因如此，AI驱动的EDA工具很有可能成为芯片设计者们进一步缩短产品设计周期的关键，不少EDA厂商也顺应这一趋势，推出了各自围绕AI打造的EDA工具，甚至有不少已经完成了平台工具的构筑，比如新思的Synopsys.ai、Cadence的JedAI等等。

Synopsys.ai中的DSO.AI可以借助AI在超大的方案空间内搜索优化目标，实现自动化RTL到GDSII全流程优化，以达成最佳的PPA结果。DSO.AI也支持多目标优化，比如在同时考虑功耗、性能或面积时，工具会自动选择最佳的取舍，提供更高效的设计方案。

而新思的VSO.ai则是一个AI驱动的验证解决方案，利用机器学习威廉希尔官方网站 识别和消除回归冗余，实现更高质量的覆盖率收敛。VSO.ai可以自动识别和协调测试，帮用户减少选择目标函数，比如回归CPU时间、测试运行次数和interwetten与威廉的赔率体系 周期等。

再来看Cadence的JedAI，该平台的数字设计核心工具为Cadence Cerebrus，基于强化学习引擎来自动优化芯片设计，提供最好的PPA表现和更快的流片时间。据Cadence透露，目前利用Cerebrus实现流片的设计已经超过180个，从静态功耗、整体功耗、工程耗时和时序等多个方面提供了优化。

其次是AI驱动的PCB设计工具Allegro X AI，与手动设计电路板相比，该工具将几天的手动过程缩短至了几个小时的自动过程。该工具可以自动放置元件、创建电源层、关键布线等。借此不少SBC、消费级IoT和汽车类等设备的PCB设计，都获得了一定的效率提升。

写在最后

其实除了新思和Cadence外，诸如西门子EDA、Ansys等也开始借助AI来打造新一代的EDA工具。但对于绝大多数EDA厂商而言，实现全流程覆盖已经是很大的挑战了，实现平台AI化更是难上加难。不过这依然是他们的必行之路，毕竟AI将成为迈入EDA 2.0时代的敲门砖。