DRAM产品低功耗设计与演化

前期我们从工作电压，频率，容量等产品规格，prefetch/burst length内部访问方式的角度介绍了DDR3/DDR4/LPDDR4(X)的一些主要feature及区别。

【芯科普】从DDR3到LPDDR4(X)，看产品细分差异优化发展

话题一

DDR3/DDR4/LPDDR4接口差异

今天我们从接口实现上看一下其差异，通过上一篇对于其三者区别的分析，可以看到三者的不同点从外部来看主要是通过不同的接口来实现。因此我们今天具体来从接口实现上来分析之间的差异。

1DDR3

DDR3的接口为SSTL(Stub Series Terminated Logic)，匹配电阻上拉到VDDQ/2。

2DDR4

DDR4匹配电阻上拉到VDDQ，可称为POD(Pseudo Open Drain)，用以减少IO电流消耗。对DDR4的POD来说，drive High(logic level ”1” )几乎不耗电，可以用这特点搭配DBI(Data bus inversion)来降低功耗。当一个字节里的 ”0” bits比 ”1” bits多时，可以使能DBI，将整个字节的“0”和“1”反转，这样 “1” bits就会比“0” bits多，达到省电的效果。

3LPDDR4

LPDDR4的匹配电阻下拉到VSSQ, 称为LVSTL(Low Voltage Swing Terminated Logic), 这样可以更省电，LPDDR4靠NMOS 晶体管pull up，也可以工作在更低的电压。

从上述DDR3到LPDDR4接口设计的演变的呈现，其目的主要是是为了满足产品对低功耗的要求，因此其工作电压也变得越来越低。

除此之外，对速度的要求需要越来越高的频率来实现，这对信号质量要求就会更高，因此用ODT(On Die Termination) 来实现impedance matching，减少反射波的影响，优化数据眼(Data eye)，在高速信号的传输中提高信号质量。DDR2的termination开始放在芯片上，之后output driver可与ODT的电路共用，靠电路控制实现Output driver与ODT的电路切换。信号质量有多方面因素的影响，DDRPHY上的skew及Jitter，cross talk，inter symbol interface等等。

话题二

什么是DQS信号？

DDR(Double Data Rate) 在访问时接口上的DQS信号是源同步时钟,在接收端使用DQS来读出相应的数据DQ， 上升沿和下降沿都能读写，称为Double data rate。

读

1在读的阶段

DQS由DRAM产生并发送给DDRPHY的控制器，DQS和DQ都和CLK的边沿对齐(edge aligned)，然后将数据传给DDRPHY。

依时序从DRAM读出数据传给DDRPHY，在DDRPHY的接收器(Receiver)接收到信号后，会将DQS delay 90°，delay后的DQS边沿和DQ的中心对齐(center-aligned)，最后用DQS的上升沿与下降沿来采样数据。

写

在写的阶段

DQS由DDRPHY控制器产生并发送给DRAM，DQS和CLK的边沿对齐(edge aligned)，而DQ和CLK是中心对齐的(edge-aligned)，DRAM就可以直接用DQS的上升沿和下降沿来采样数据。

这期我们简单介绍了DDR接口的一些实现方式，主要区别以及高速信号的基本读写操作。东芯半导体的DRAM产品都是符合国际接口规范的标品，替换无压力。具体的规格如下，欢迎关注并咨询。

·DDR3(L)

·LPDDR

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