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如何通过最小化热回路PCB ESR和ESL来优化开关电源布局

星星科技指导员 来源:ADI 作者:Jingjing Sun, Ling Ji 2023-02-15 10:09 次阅读

Jingjing Sun, Ling Jiang, and Henry Zhang

对于电源转换器,具有最小寄生参数的热回路PCB布局可以提高电源效率,降低电压振铃,并减少电磁干扰(EMI)。本文讨论如何通过最小化PCB等效串联电阻(ESR)和等效串联电感(ESL)来优化热回路布局设计。本文研究并比较了影响因素,包括去耦电容位置、功率FET尺寸和位置以及过孔布局。通过实验验证了分析的有效性,总结了最小化PCB ESR和ESL的有效方法。

热回路和PCB布局寄生参数

开关模式功率转换器的热回路定义为由HF电容和相邻功率FET形成的关键高频(HF)交流电流环路。它是功率级PCB布局中最关键的部分,因为它包含高dv/dt和di/dt噪声成分。设计不佳的热回路布局会受到高水平的PCB寄生参数的影响,包括ESL、ESR和等效并联电容(EPC),这些参数对功率转换器的效率、开关性能和EMI性能有重大影响。

图1所示为同步降压DC-DC转换器原理图。热回路由MOSFET M1和M2以及去耦电容C形成在.M1 和 M2 的开关动作会产生高频 di/dt 和 dv/dt 噪声。C在提供低阻抗路径以旁路HF噪声成分。然而,寄生阻抗(ESR,ESL)存在于元件封装内和热回路PCB走线中。通过ESL的高di/dt噪声会导致HF振铃,进而产生EMI。存储在ESL中的能量在ESR上耗散,导致额外的功率损耗。因此,应尽量减少热回路PCB的ESR和ESL,以减少HF振铃并提高效率。

准确提取热回路ESR和ESL有助于预测开关性能并改进热回路设计。元件的封装和PCB走线都会影响总环路寄生参数。这项工作主要集中在PCB布局设计上.用户可以使用一些工具来提取PCB寄生参数,例如Ansys Q3D,FastHenry/FastCap,StarRC等。Ansys Q3D等商用工具可提供精确的仿真,但通常价格昂贵。FastHenry/FastCap是一款基于部分单元等效电路(PEEC)数值建模的免费工具1并且可以通过编程提供灵活的仿真,以探索不同的布局设计,尽管需要额外的编码。FastHenry/FastCap中寄生参数提取的有效性和准确性已经过验证,并与Ansys Q3D进行了比较,结果一致。2,3在本文中,FastHenry 被用作提取 PCB ESR 和 ESL 的经济高效的工具。

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图1.具有热回路 ESR 和 ESL 的降压转换器

热回路 PCB ESR 和 ESL 与去耦电容器位置的关系

在本节中,C 的影响在基于ADI公司的LTM4638 μModule稳压器演示板DC2665A-B对位置进行了研究。LTM4638 是一款集成式 20 V®在、15 A 降压型降压转换器模块,采用微型 6.25 mm × 6.25 mm × 5.02 mm BGA 封装。它具有高功率密度、快速瞬态响应和高效率。该模块集成了一个小型HF陶瓷C在内部,虽然还不够,但受模块封装尺寸的限制。图 2 至 4 显示了演示板上的三种不同热回路以及额外的外部 C在.第一个是垂直热回路 1(图 2),其中 C合1放置在μModule稳压器正下方的底层。The µModule V在和接地 BGA 引脚连接到 C合1直接通过过孔。这些连接提供了演示板上最短的热回路路径。第二个热回路是垂直热回路 2(图 3),其中 C合2仍放置在底层,但移至μModule稳压器的侧面区域。因此,在热回路中增加了一条额外的PCB走线,与垂直热回路1相比,预计ESL和ESR更大。第三个热回路选项是水平热回路(图 4),其中 C合3放置在靠近μModule稳压器的顶层。The µModule V在和 GND 引脚连接到 C合3通过顶层铜而不通过过孔。尽管如此,V在顶层的铜宽受另一个引脚排列的限制,导致与垂直热回路1相比,环路阻抗增加。表1比较了FastHenry提取的PCB ESR和热回路的ESL。正如预期的那样,垂直热回路 1 具有最低的 PCB ESR 和 ESL。

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图2.垂直热回路 1:(a) 顶视图和 (b) 侧视图。

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图3.垂直热回路 2:(a) 顶视图和 (b) 侧视图。

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图4.水平热回路:(a) 顶视图和 (b) 侧视图。

热回路 红沉(红沉)1+ 红沉降率2) 在 600 kHz (mΩ) 时 ESL (ESL1+ ESL2) 在 200 兆赫 (nH) 时
垂直热回路 1 0.7 0.54
垂直热回路 2 2.5 1.17
水平热回路 3.3 0.84

为了实验验证不同热回路中的ESR和ESL,演示板效率和V在测试12 V至1 V CCM操作下的交流纹波。从理论上讲,较低的ESR导致更高的效率,而较小的ESL导致更高的V西 南部振铃频率和较低的V在涟漪幅度。图5a显示了测得的效率。垂直热回路 1 提供与最低 ESR 相对应的最高效率。水平热回路和垂直热回路1之间的损耗差也是基于提取的ESR计算的,这与图5b所示的测试结果一致。五世在图5c中的HF纹波波形是跨C测试的在.水平热回路具有更高的V在纹波幅度和较低的振铃频率,从而验证了与垂直热回路 1 相比更高的环路 ESL。此外,由于环路ESR较高,V在水平热回路中的波纹比垂直热回路 1 中的波纹衰减得更快。此外,较低的V在纹波可降低 EMI,并允许更小的 EMI 滤波器尺寸。

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图5.演示板测试结果:(a) 效率,(b) 水平环路和垂直环路 1 之间的损耗差异,以及 (c) V在M1 导通期间纹波,输出电流为 15 A。

DS31(mΩ) 在 2 MHz 时 DS32(mΩ) 在 2 MHz 时 DS33(mΩ) 在 2 MHz 时 DS3总(mΩ) 在 2 MHz 时 ESR 变化率与 (a) 英语1(nH) 在 200 兆赫时 英语2(nH) 在 200 兆赫时 英语3(nH) 在 200 兆赫时 英语总(nH) 在 200 兆赫时 ESL 变化率与 (a)
(一) 0.59 2.65 0.45 3.69 不适用 0.42 2.80 0.23 3.45 不适用
(二) 0.59 0.3 0.38 1.27 –66% 0.42 0.09 0.17 0.67 –81%
(三) 0.24 0.27 0.83 1.35 –63% 0.07 0.07 0.52 0.66 –81%
(四) 0.44 0.3 0.28 1.01 –73% 0.25 0.09 0.08 0.42 –88%
(五) 0.44 0.27 0.26 0.97 –74% 0.21 0.08 0.07 0.36 –90%
(六) 0.31 0.27 0.13 0.7 –81% 0.12 0.07 0.02 0.21 –94%

热回路 PCB ESR 和 ESL 与 MOSFET 的尺寸和位置

对于分立式设计,功率FET的布局和封装尺寸也会对热回路ESR和ESL产生重大影响。典型的半桥热回路,功率FET M1和M2以及去耦电容C在在本节中建模和调查。如图6所示,比较了常用的功率FET封装尺寸和放置位置。表 2 显示了每种情况下提取的 ESR 和 ESL。

案例(a)至(c)展示了三种流行的功率FET布局,分别采用5 mm×6 mm MOSFET。热回路的物理长度决定了寄生阻抗。因此,案例 (b) 中的 90° 形状放置和案例 (c) 中的 180° 形状设备放置都会导致 ESR 降低 60% 和 ESL 降低 80%,因为与案例 (a) 中的环路路径相比更短。由于 90° 形状放置显示出好处,因此根据案例 (b) 研究了更多案例,以进一步降低环路 ESR 和 ESL。在情况(d)中,5 mm × 6 mm MOSFET被两个并联的3.3 mm ×3.3 mm MOSFET取代。由于 MOSFET 占位面积更小,环路长度进一步缩短,从而将环路阻抗降低了 7%。在案例(e)中,当在热回路层下放置接地层时,与案例(d)相比,热回路ESR和ESL进一步降低了2%。原因是在接地层产生涡流,从而感应出相反的磁场并等效地降低环路阻抗。在情况(f)中,另一个热回路层被构造为底层。如果将两个并联的MOSFET对称放置在顶层和底层并通过过孔连接,则由于并联阻抗,热回路PCB ESR和ESL降低更为明显。因此,在顶层和底层具有对称 90° 形状或 180° 形状放置的较小尺寸器件可实现最低的 PCB ESR 和 ESL。

为了通过实验验证MOSFET布局的影响,使用了ADI公司的高效率、4开关同步降压-升压控制器演示板LT8390/DC2825A和LT8392/DC2626A.4如图7a和图7b所示,DC2825A具有直MOSFET布局,DC2626A具有90°形状MOSFET布局。为了进行公平比较,两款演示板配置了相同的MOSFET和去耦电容,并在36 V至12 V/10 A、300 kHz降压操作下进行了测试。图 7c 显示了测试的 V在M1导通时刻的交流纹波。通过 90° 形状的 MOSFET 放置,V在纹波具有较低的幅度和较高的谐振频率,因此由于热回路路径较短,验证了较小的PCB ESL。相反,由于更长的热回路和更高的ESL,直MOSFET的放置导致更高的V在纹波幅度和较慢的谐振频率。根据Cho和Szokusha研究中的EMI测试结果,较高的输入电压纹波也会导致更严重的EMI发射。4

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图6.热回路多氯联苯型号:(a) 5 mm × 6 mm MOSFET,直线放置;(b) 5毫米×6毫米MOSFET,呈90°形状放置;(c) 5°形状放置的6毫米×180毫米MOSFET;(d) 两个平行的3.3毫米×3.3毫米MOSFET,呈90°形状放置;(e) 两个平行的3.3毫米×3.3毫米MOSFET,与接地层呈90°形状放置;(f) 在顶层和底层以 3° 形状放置对称的 3.3 毫米× 3.90 毫米 MOSFET。

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图7.(a) LT8390/DC2825A 热回路,具有直 MOSFET 放置;(b) LT8392/DC2626A 热回路,放置 90° MOSFET;(c) 五在M1导通时的纹波波形。

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图8.热回路 PCB 型号,(a) 五个 GND 过孔靠近 C在和 M2;(b) 14 个 GND 过孔放置在 C 之间在和 M2;(c) 根据(b)在GND上再放置6个过孔;(d) 根据 (c) 在 GND 区域再放置 <> 个过孔。

热回路 PCB ESR 和 ESL 与通孔贴装

热回路中的过孔位置对环路ESR和ESL也有关键影响。如图8所示,对具有两层PCB结构和直功率FET放置的热回路进行了建模。FET放置在顶层,第二层是接地层。寄生阻抗Z2在C之间在GND焊盘和M2源焊盘是热回路的一部分,并作为示例进行研究。Z2 提取自 FastHenry。表3总结并比较了interwetten与威廉的赔率体系 的ESR2和 ESL2具有不同的过孔位置。

通常,增加更多过孔会降低PCB寄生阻抗。然而,ESR的降低2和 ESL2与过孔数量不成线性比例。靠近端子焊盘的通孔可最明显地降低 PCB ESR 和 ESL。因此,对于热回路布局设计,必须将几个关键过孔放置在靠近C焊盘的位置在和 MOSFET,以最大限度地降低 HF 环路阻抗。

DS32(mΩ) 在 2 MHz 时 ESR 变化率与初始情况 英语2(nH) 在 200 兆赫时 ESL 变化率与初始案例
无过孔的初始案例 2.67 不适用 1.19 不适用
(一) 1.73 –35.2% 0.84 –29.8%
(二) 1.68 –37.1% 0.82 –30.8%
(三) 1.67 –37.5% 0.82 –31%
(四) 1.65 –38.2% 0.82 –31.4%

结论

降低热回路的寄生参数有助于提高电源效率、降低电压振铃并降低EMI。为了最小化PCB寄生参数,研究并比较了具有不同去耦电容位置、MOSFET尺寸和位置以及通孔布局的热回路布局设计。较短的热回路路径、更小尺寸的 MOSFET、对称的 90° 形状和 180° 形状 MOSFET 布局以及靠近关键元件的通孔有助于实现最低的热回路 PCB ESR 和 ESL。

审核编辑:郭婷

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