采用7GHz频率合成器实现快速锁定、高灵敏度调谐中频无线电接收器

作者：Mike Curtin and Paul O'Brien

为了提高现代无线电的灵敏度和选择性，需要最大限度地减少相位噪声和参考杂散，并缩短锁定时间。本文概述的电路改善了本振（LO）的性能。

相位噪声是LO信号纯度的量度。它是通过在给定载波偏移处的1 Hz带宽中输出基波功率与噪声功率的比值来确定的。结果以 dBc/Hz 表示。

由于频率合成器中的内部开关，输出中可能会出现杂散频率元件（杂散）。在整数N分频频率合成器中，它们通常是由于鉴频鉴相器（PFD）频率引起的;在小数N分频器件中，它们可能是合成器架构性质的结果。在整数N分频锁相环（PLL）中，它们称为参考杂散。

锁定时间是指将输出从一个频率切换到另一个频率所需的时间，这是许多系统中的一个重要规范。一般来说，当输出稳定在最终所需频率的一定百分比或百万分之一 （ppm） 以内时，或者已锁定到最终相位的指定度数内，我们说输出被切换或已锁定到新频率。

传统接收器实现

图1显示了最流行的接收器架构（超外差接收器）的一般框图。此处显示的系统是专为满足移动电话 DCS1800 标准而设计的接收器的典型系统。对于此标准，接收 （Rx） 频段为 1805 MHz 至 1880 MHz。

在图1中，RF输入施加于RF滤波器，然后是低噪声放大器（LNA）。然后，信号通过具有调谐LO输入的混频器混频至中频（IF）。随后进行额外的滤波，最终混频器使用单频LO将固定IF降至基带。

调谐RFLO以干净稳定的基准频率开始，然后是ADF4106 PLL频率合成器和压控振荡器（VCO）。基准电压源由温控 （TCXO）、压控 （VCXO） 或恒温箱控制 （OCXO） 晶体振荡器提供。PLL频率合成器的R分频器将此参考条件设置为等于整数N分频系统中通道间距的值，或小数N分频系统中通道间距的倍数。PFD 比较环路输出，FVCO，除以N，R分频器的输出，环路通过驱动VCO使PFD输出趋于零FVCO = F聚苯乙烯×·N变化以改变LO输出频率，从而调谐无线电。

LO的相位噪声取决于许多因素：参考噪声;频率合成器（R分频器、N分压器、PFD和电荷泵）中的噪声;N 的值;以及合成器 PFD 的工作频率。

LO（dB）的相位噪声可以用以下公式来描述：

PN = PN合成器+ 20 对数 N + 10日志 F聚苯乙烯

哪里：

PN合成器是频率合成器的相位噪声贡献（在相应的数据手册中给出，单位为dB）

20 log N 是合成器中 N 值引起的附加噪声

10日志 F聚苯乙烯是频率合成器PFD频率引起的噪声贡献。

*有关更详细的说明，请参阅《interwetten与威廉的赔率体系 对话》，第 6 卷，第 35 期，6 年 2001 月至 <> 月，“使用新的宽带整数 N 分频 PLL 频率合成器设计直接 <> GHz 本地振荡器”。

基准杂散电平取决于：PFD设计、PFD电荷泵部分的泄漏、PLL环路带宽和VCO灵敏度。锁定时间取决于：PFD频率和PLL环路带宽。

在接收器中，如果IF选择为230 MHz，调谐RF必须以2035 kHz步长从2110 MHz变为200 MHz（使用高端注入）。使用整数N分频架构来做到这一点，需要200 kHz的PFD频率，N值将在10175（2035 MHz）到10550（2110 MHz）之间变化。

使用最好的市售元件（ADF4106 PLL频率合成器），该系统的预期带内相位噪声为–85.6 dBc/Hz。 此类系统中的典型基准杂散在88 kHz时为–200 dBc，在90 kHz时为–400 dBc。

图1.传统超外差接收器的框图。

使用20 kHz的环路带宽时，10度相位误差的典型锁定时间为250 μs。

替代接收器实现

ADI公司现已推出新型高带宽PLL频率合成器ADF4107。其RF级能够在高达7.0 GHz的频率下工作，而PFD频率能够在高达104 MHz的频率下工作。这种高带宽能力可用于实现新型接收器架构，如图2所示。在这里，每级的LO来自更高的频率，该频率是所需频率的整数倍。此外，调整是在 IF 部分中完成的。这允许使用非常高的倍数，以改善整体相位噪声和锁定时间。

固定射频

在图2中，固定频率RF LO将信号向下转换为IF频段，并且通道在IF频段进行调谐。再次以DCS1800为例，我们可以选择1520 MHz的固定RF LO。这可以通过除以6080从4 MHz信号得出，如图2所示。

图2.替代接收器框图

RF LO的相位噪声为：

–219 + 20 对数 950 + 10 对数 （6.4 × 106） – 20 log 4
= –219 + 59.5 + 68 – 12
= –103.5 dBc/Hz

基准杂散将出现在距载波6.4 MHz的偏移处，并且非常小（< –90 dBc），因为（a）由于12分频电路将产生4 dB的衰减，以及（b）由于这是一个固定频率LO，环路带宽可以降低（例如20 kHz）。简单的 20 dB/十倍频程衰减将进一步衰减杂散。

在 200 kHz、400 kHz、600 kHz 和 800 kHz 下不会有杂散;锁定时间不是问题，因为固定RF部分不会进行调谐。

调谐中频

继续以DCS1800为例，图2显示了调谐的IF，从285 MHz到360 MHz，步长为200 kHz。为了实现这一点，使用3.2 MHz的PFD频率，以4560.5760 MHz步长产生从3 MHz到2 MHz的初始LO。将这些频率除以 16 得到所需的 285 MHz 至 360 MHz，步长为 200 kHz。

调谐IF的最差情况相位噪声为：

–219 + 20 对数 1800 + 10 对数 （3.2 × 106） – 20 对数 16
= –219 + 65 + 65 – 24
= –113 dBc/Hz

参考杂散将出现在与载波偏移 3.2MHz 处。通过选择500 kHz的环路带宽，3.2 MHz的杂散将低于–90 dBc。在DCS系统中，杂散降低的重要频率为200 kHz、400 kHz、600 kHz和800 kHz。但是，在建议的配置中，这些频率下不会存在杂散，因为我们在3.2 MHz的高PFD频率下工作。

当环路带宽设置为500 kHz，PFD频率设置为3.2 MHz时，锁相将在不到10 μs的时间内实现10度以内。频率锁定响应如图3所示。

图3.优化的 IF 的锁定时间。

筛选注意事项

所考虑的两种架构本质上都是超外差，具有两个下变频阶段。过滤在每个阶段都至关重要。

在图1中，LNA之前的RF滤波器抑制非常强的带外干扰源。IF滤波器可以是窄带（GSM中为200 kHz），以抑制带内干扰源。

在图2中，RF滤波器与图1相同。但是，图2中的IF滤波器不能是窄带。它必须通过整个频段，因为调谐尚未发生。这意味着作为基带处理的一部分，带内干扰源必须在链的稍后阶段进行滤波。ADI公司提供多个IF至基带接收器。其中包括AD6650、AD6652、AD9870和AD9874。在分析图2的架构时，应仔细考虑它们。

结论

以更高的PFD频率（最终LO频率的整数倍）操作PLL内核可改善相位噪声、输出基准杂散和锁定时间。此外，调谐IF架构可提供更高的性能，因为整数倍可以更高。但是，需要仔细考虑过滤要求。

本提案中使用的示例适用于整数N分频PLL，即ADF4107，但配置不限于此。使用这种具有小数N分频架构的配置来实现类似的增益也是非常可行的。

审核编辑：郭婷