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关于DDR3地址的容量计算

FPGA设计论坛 来源:FPGA设计论坛 作者:FPGA设计论坛 2022-08-30 14:40 次阅读

DDR3 地址线

DDR3为减少地址线,把地址线分为行地址线和列地址线,在硬件上是同一组地址线;地址线和列地址线是分时复用的,即地址要分两次送出,先送出行地址,再送出列地址。

一般来说列地址线是10位,及A0...A9;行地址线数量根据内存大小,BANK数目,数据线位宽等决定(感觉也应该是行地址决定其他) ;

BANK

bank是存储库的意思,也就是说,一块内存内部划分出了多个存储库,访问的时候指定存储库编号,就可以访问指定的存储库,内存中划分了多少个bank,要看地址线中有几位BA地址,如果有两位,说明有4个bank,如果有3位,说明有8个bank

DDR3 容量计算

下面这张图是芯片k4t1g164qf资料中截取的;以1Gb容量的DDR2颗粒为例(其他的类似);假设数据线位宽为16位,则看64Mb x 16这一列:

bank地址线位宽为3,及bank数目为 2^3=8;

行地址线位宽位13,及A0...A12;

列地址线位宽为10,及A0...A9;

有 2^3 * 2^13 * 2^10 = 2^26 =2^6Mb = 64Mb

再加上数据线,则容量为 64Mb x 16

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审核编辑:彭静
声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
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原文标题:DDR3地址和容量计算、Bank理解

文章出处:【微信号:gh_9d70b445f494,微信公众号:FPGA设计论坛】欢迎添加关注!文章转载请注明出处。

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