浅谈DDR5 的功率感知和信号完整性

正如每个工程师在早期阶段都知道的那样，必须遵守时钟沿。在数字领域，通过全局和本地时钟树的同步、摆率和上升/下降时间都结合在一起，使产品“滴答”。同时使用时钟信号的上升沿和下降沿来增加数据吞吐量的概念——所谓的双倍数据速率或 DDR——彻底改变了数字设计。

今天，DDR 被用于计算机系统中的许多接口，其中之一与处理器与内存的接口方式有关。每个新应用程序都会突破此界面的限制。最新的威廉希尔官方网站 ，如人工智能 （AI）、机器学习 （ML） 和数据挖掘，将使其更加困难。

针对高带宽 SDRAM 的最新版 DDR 接口 DDR5 的开发始于 2017 年。JESD79-5 DDR5 SDRAM 标准于 2020 年 7 月发布，比预期晚，甚至更受热捧。

DDR5带来了什么？

与 DDR4 相比，DDR5 承诺的主要功能是降低功耗和双倍带宽。这意味着从 3.2 Gbps 增加到 6.4 Gbps，时钟频率也相应地从 1.6 GHz 增加到 3.2 GHz。通过将电源电压略微降低 （0.1 V） 至 1.1 V 来解决低功耗方面的问题。

这伴随着电源管理的转变，从主板转移到双列直插式内存模块 （DIMM）。DIMM 容量也从 16 Gb 增加到 64 Gb，从而产生更高容量的内存模块。通道数量的变化补充了这一点，每个 DIMM 从 1 个变为 2 个，每个 DIMM 都有一个 40 位数据通道，而 DDR4 中只有一个 72 位数据通道。数据位的总数保持不变，但通过两个通道传递数据位会对时钟信号的生成和分配方式产生影响。这是为了提高信号完整性（SI）。

虽然较低的电源电压会降低功率，但它具有较小的噪声容限，这会影响设计。但是，DDR5 还将电源管理 IC （PMIC） 从主板移到模块上。这是另一个重大变化，它使电源管理、电压调节和上电排序在物理上更接近模块上的存储设备。这也应该有助于电源完整性 （PI） 并提供对 PMIC 运行方式的更多控制。

设计挑战：PI 和 SI

很明显，在标准的开发过程中已经考虑了信号完整性，将 PMIC 移至模块也应该带来其自身的优势。然而，设计人员仍需要考虑功率感知信号完整性的整体影响。传统的工作流程会假设一个理想的配电网络 （PDN），并且可能会忽略耦合信号、电源和接地层对整个 PCB 的整体信号完整性的影响。如果分别分析电源完整性和信号完整性，则可能会遗漏电源感知信号完整性问题。

这包括同时开关噪声 （SSN），它被比作 PCB 中的地反弹。实际上，SSN 具有改变接地层电位的效果，或者它也可能表现为电源轨上的下降，这是由于多个接收器同时切换并且消耗的功率超过了 PDN 在那一刻所能提供的功率。当多个信号一起切换时，高速并行总线（例如 DDR）可能会特别受到 SSN 的影响（图 1）。

图 1 DDR5 信号质量与使用 2D 和 3D 眼图的 JEDEC 规范进行比较。资料来源：Cadence 设计系统

对 SSN 的影响进行准确建模并非天生简单，大多数传统 EDA 工具使用单独的功耗感知模型来解决它；例如，IBIS 5.0+ 模型和互连模型。大多数信号完整性工具无法执行 SSN 分析，因为一旦布局完成，功率感知互连模型就可用。这意味着设计阶段的噪声分析通常仅限于设计规则和几何规则检查。

FDTD方法

在当今使用的大多数仿真威廉希尔官方网站 中，信号分析和 PDN 之间存在根本性的脱节。这是一个带有其他缺点的传统，因为底层仿真威廉希尔官方网站 早在设计以 Gbps 速度运行的并行总线（如 DDR5）之前就已经开发出来了。

通常，SPICE 模型的复杂性可能会有所不同，使用时域仿真来生成准确的 RLC 模型，同时有时会假设一个理想的基础。这会产生基于简单频率响应的时域模型，通过仿真提取。这牺牲了准确性以换取权宜之计，而对于更高的频率，工程师转向可以使用混合求解器创建的 S 参数。SPICE 模型和 S 参数都很有用，尤其是因为 S 参数不包含任何低频或直流信息。

有限差分时域方法或 FDTD 与混合求解器一起使用，可将覆盖范围扩展到信号、电源和接地线。集成和组合多个求解器的输出以解决电路布局以及传输线和电磁场的工具能够更好地提供数据和电源/接地平面之间的时变交互。一个例子是Sigrity SPEED2000引擎，它使用 FDTD 方法来分析 IC 封装和 PCB 的布局。

签核interwetten与威廉的赔率体系

使用 FDTD 方法支持快速设计流程，并访问支持多域规则检查和仿真的功率感知信号完整性分析。但对于最终签核，工程师可能仍会转向 3D 全波建模方法，因为这提供了所需的精度（图 2）。

图 2信号完整性签核过程需要对跨多​​个层和多个结构的耦合信号进行准确的 3D 建模。资料来源：Cadence 设计系统

这种准确性是以计算能力和模拟时间为代价的。这可以通过分段来解决，但这只会将问题分解成更小的部分；这些碎片仍然需要处理。

这就是并行化提供真正性能优势的地方。通过使用基于有限元分析 （FEM） 的方法，将任务分解为更小的部分，这些部分可以分布在大规模并行架构中，例如数据中心或云服务器。分析结果重新组合成基于频率响应的 S 参数模型。FEM 由Clarity 3D Solver提供，然后 Sigrity 威廉希尔官方网站 可以分析模型。

DDR5 的功率感知信号完整性

传统的信号分析通常在 PDN 是“理想”的假设下运行。这是为了方便和权宜之计，而不是准确性。随着我们进入具有 6.4-Gbps 数据速率和 3.2-GHz 系统时钟的 DDR5 领域，功耗感知信号完整性问题的可能性开始变得更加显着。

如果工程师希望采用 DDR5 提供的性能，则越来越有必要在系统中的所有关键点应用功耗感知信号完整性分析：芯片、封装和 PCB。这种分析水平会对底层计算平台提出巨大的要求，更不用说总设计时间了。

没有一种方法可以提供完全解决功率感知信号完整性分析所需的覆盖范围。建议使用一种整体处理分析的方法，主要要求是具有最终将信号、电源和接地作为完整电气系统进行分析的工具层次结构。

在该层次结构中，设计人员可以使用电气规则检查 （ERC） 来估计电源层和接地层之间的噪声耦合。然而，最终解决方案必须包括功率感知信号完整性分析，该分析结合快速准确的场求解器以进行互连提取。

Brad Griffin是 Cadence Design Systems 的多物理场系统分析产品管理组总监。