DDS线性扫频特性及扫频源设计方案

作者：曹艳，蔡竟业，杨亦师，范元滨，杨远望

1 引 言

线性调频连续波（LFMCM）雷达具有不存在距离盲区、时带积大、发射功率低、截获率小、接收灵敏度高等优点，因而在汽车防撞、毫米波成像、探测埋地物件（地雷、管道等）、导弹末制导等领域发挥着越来越重要的作用。传统的LFMCM主要采用压控振荡器来实现，这种方法不能保证信号的高线性度。因此，现今愈来愈多地采用基于DDS的产生方法，其主要优势在于工作模式多、频率转换（扫频）时间快、频率分辨率高、输出相位可调。其劣势在于杂散较大，输出频率范围较低（一般小于系统时钟的1／3）。另一方面，受DDS输出频率范围的限制，往往需要对DDS的扫频输出频带进行扩展，扩展方法主要有直接倍频、多次上变频、DDS+PLL混合。

LFMCW信号的线性度特性对雷达的检测和测距性能具有直接影响，所以，如何提高扫频线性度是LFMCW雷达的一个重要课题。目前，一般扫频源（VCO）线性度为5％左右，改善扫频信号源的方法可分为开环补偿和闭环补偿。这两种方法一般可将线性度做到千分之几，现在被广泛使用的延时锁相法属于闭环补偿方案，其线性度可达到十万分之几。但对于要求比较严格的应用领域（如导弹末制导等），这样的线性度还不能满足要求。因此，要获得更高的线性度，DDS是首选，在一定条件下，它的线性度可达10-6。本文主要讨论了以ADI公司推出的AD985x和AD995x为代表的DDS的线性扫频特性。

2 扫频非线性度分析

LFMCW信号的射频输出可描述为一个理想线性扫频加上一个非线性频率误差，即

由图1可见，对于DDS扫频而言，i为扫频初始频率，B为扫频带宽，t为扫频时间，当向上扫频时t为tUP；当向下扫频时t为tDOWN。e（t）为非线性扫频误差，emax为最大非线性扫频误差。由图1不难发现：DDS扫频具有很强的规律性。DDS扫频实际上是DAC在起始频率和终止频率之间等间隔地输出频率，即输出频率等阶跃保持。ADI公司的DDS有两个扫频性能控制参数，一是频率步进，二是驻留时间（向上扫频和向下扫频可以有不同的频率步进和驻留时间）。对于DDS扫频而言，最小的非线性扫频误差 emin为零，最大的非线性扫频误差？emax为频率步进，不难明白，这里扫频偏离线性度和最大扫频非线性度是一致的，均为频率步进与扫频带宽的比值。

可见，DDS扫频非线性度与频率步进成正比。而且，扫频步进和驻留时间具有相互制约关系。当扫频带宽和扫频周期一定时，扫频步进越小．说明在扫频周期内扫完整个扫频带宽范围所需要的步子越多，需要的驻留时间越小。需要说明的是，扫频步进和驻留时间都受器件本身性能的制约，存在一个最小值。当扫频周期比较长时，扫频步进受器件本身扫频步进最小值的限制，驻留时间大于或等于器件本身最小驻留时间，即DDS扫频非线性度受器件本身扫频步进最小值的限制：当扫频周期比较短时，扫频步进受器件本身驻留时间最小值的限制，扫频步进大于或等于器件本身最小扫频步进，即DDS扫频非线性度受器件本身驻留时间最小值的限制。在一般的对扫频周期没有严格要求应用领域，应该尽量使扫频步进达到DDS器件本身的扫频步进最小值，从而使扫频非线性度最低（扫频驻留时间随扫频周期变化）。在导弹末制导等应用领域，由于扫频周期极短（μs量级），而目前DDS的扫频驻留时间只能在ns量级，所以扫频线性度受扫频驻留时间的限制，不能达到DDS器件本身的扫频步进最小值，往往只能达到一个相对扫频步进最小值（在扫频驻留时间取最小值时得到）。

3 扫频参数计算

ADI公司推出的扫频DDS参数由式（5）决定

△=［DFTW／2N］×SYS_CLK （5）

其中，△为扫频步进，DFTW为扫频步进控制字，N为频率步进控制字的位数（见表1），SYS_CLK为DDS的系统时钟；而扫频驻留时间△t为

△t=DSRR［1／SYNC_CLK］ （6）

其中，DSRR为扫频驻留时间控制字，SYNC_CLK为同步时钟。因此，可以得出

F=s+T×［△／△t］ （7）

其中，F和s分别为扫频终止频率和扫频起始频率，T为扫频时间。

由式（5）可知，扫频步进与扫频步进控制字位数成反比。随着DDS威廉希尔官方网站 的发展，DDS扫频步进越来越小，甚至可以达到1 Hz以下，对于几十兆赫兹的应用来说，如果不考虑器件本身扫频驻留时间的限制，那么DDS扫频非线性度可以达到10-6量级。但是在导弹末制导等应用领域，由于受器件本身扫频驻留时间的限制。扫频步进达不到器件本身扫频步进的最小值，因而DDS扫频非线性度的量级锐减，当实际扫频步进为几百赫兹时，DDS扫频非线性度只有10-4量级。例 如，在导弹末制导应用等领域，1 ms周期以内扫频30 MHz带宽。由式（5）～（7）可以计算出ADI多款扫频DDS的参数，如表l所示。假设DDS器件都工作在各自最高工作频率，扫频30 MHz带宽，扫频时间1 ms。

由表1可以看出，在扫频带宽和扫频时间确定的情况下。各DDS对应的最小扫频驻留时间和最小扫频步进是不同的。在导弹末制导等扫频驻留时间制约扫频非线性度的应用领域，同一款DDS器件，实际扫频步进和最小扫频步进也是不同的，且实际扫频步进往往大于最小扫频步进。因而在应用中应根据实际情况选择不同的DDS器件。例如，AD9954最小扫频步进虽小于AD9958，但在1 ms周期内扫频30 MHz带宽时，实际扫频步进却大于AD9958，因为AD9954的最小驻留时间大于AD9958。又如，AD9956的最小扫频步进虽然远大于AD9954。但在1 ms周期内扫频30 MHz带宽时，实际扫频步进却与AD9954相当，这是因为AD9956和AD9954的最小驻留时间相同。由此可以看出，在实际应用中，可以通过计算比较，确定最合适的DDS器件。

在一般的对扫频周期没有严格要求的应用领域，扫频非线性度受扫频步进限制，首选AD9959、AD9958、AD9954、AD9854、AD9852。在导弹末制导等应用领域，扫频非线性度受扫频驻留时间限制，首选AD9959、AD9958、AD9858、AD9854、AD9852。

另外，虽然从表1中看出AD9854和AD9852的最小扫频驻留时间最短，性能最好，但这两款DDS器件的功耗相对其他几款器件而言大一个数量级，所以在对功耗有严格要求的应用场合最好选用AD995x系列器件。

4 扫频模式比较

ADI公司的DDS器件通常具有两种线性扫频模式，驻留模式和不驻留模式。它们的主要区别在于：

（1） 在线性扫频模式下，频率累加器使输出频率从一个可编程低频梯变为一个可编程高频，或者从一个可编程高频梯变到可编程低频。低频存储在profile 0，高频存储在profile 1。频率累加器的内部组合逻辑要求FTW0的值必须总小于FTWl的值。扫频方向由PS0引脚控制。PS0引脚由低跳变至高时，频率从低扫至高；PS0引脚由高跳变至低时，频率从高扫至低。实现扫频功能．频率累加器需要4个控制字：①上升扫频步进控制字（RDFTW），表示当频率从低扫到高时，频率每上升一步，频率累加器需要增加多少频率，即上升步进；②上升扫频驻留时间控制字（RSRR），表示当频率从低扫到高时，频率累加器频率增加的速度，即多长时间累加器增加一个步进。RSRR说明了在两个步子之间，频率累加器需要数多少个SYNC_CLK周期；③下降扫频步进控制字（FDFTW）；④下降扫频驻留时间控制字（FSRR）。在线性扫频模式下，组合逻辑确保器件输出频率不会超过FTW1，即使下一个RDFTW增加会使频率超过FTWl。一旦频率达到FTW1．只要PS0引脚为高，频率输出将始终是FTW1。同样。内部逻辑确保下降扫频时频率不会低于：FTW0，即使下一个FDFTW增加会使频率超过FTW0。如果在扫频进行当中PS0引脚状态改变，器件将按照新的步进频率控制字和扫频速度字按新的方向进行扫频。

（2） 在线性扫频不驻留模式，频率累加器使输出频率从一个可编程低频梯变到一个可编程高频。当到达高频时，累加器直接跳回低频，而不是梯变回低频。在线性扫频不驻留模式，只用到上升扫频步进控制字（RDFTW）和上升扫频驻留时间控制字（RSRR）。在线性扫频不驻留模式，扫频依然由PS0引脚控制，一旦PS0引脚由低跳变至高，不管在扫频过程中PS0引脚是否跳回低，器件都会完成整个扫频。扫频结束后，PS0引脚的又一个上升沿触发下一次扫频。这就意味着，在启动另一个扫频前，PS0引脚需要预先被拉低。

由以上对比和图2可以看出两种线性扫频模式的三大主要区别：第一，线性扫频模式有两个扫频方向（由低扫到高或者由高扫到低），而线性扫频不驻留模式只能从低扫到高；第二，扫频过程中，PS0引脚状态（仅从0变为1或仅从1变为0）的改变，会立刻影响线性扫频驻留模式的扫频方向，而它对线性扫频不驻留模式却无影响；第三，扫频结束后，如果PS0引脚状态不改变（无论是1或0），线性扫频模式的输出会保持在扫频过程的最后一个频率点（FTW0或FTW1，视扫频方向而定），而对于线性扫频不驻留模式而言，扫频结束后输出会立刻跳变回FTW0。

本文所讨论的几款器件都具有驻留模式，部分器件具有不驻留模式，它们是AD9959、AD9958、AD9956、AD9954。在不同的应用场合，可以根据需要，简单地通过对寄存器值的修改选用不同的扫频模式。在选择DDS器件时，应该根据实际需要的扫频模式来选择合适的DDS器件。

5 性能比较

ADI公司推出了很多性能优良、功能强大的DDS器件，现在最常用的是AD985x系列和AD995x系列，这两个系列最主要的区别在于功耗，AD985x系列DDS器件功耗为瓦级，而AD995x系列DDS器件在功耗上作了很大改进，达到百毫瓦级。它们除了具有主要的DDS功能外，还额外集成了其他功能块，如锁相环、混频器、比较器、多输出通道等。下面对ADI公司多款DDS器件的主要性能和特点进行介绍和比较（参见表2、表3）。

AD9959有四路同步DDS信道，可独立进行频率相位幅度控制，信道隔离度大于65 dB，具有线性频率相位幅度扫描能力，16电平频率相位幅度调制能力，4个可编程满量程电流独立DAC；AD9958有两路同步DDS信道，可独立进行频率相位幅度控制，信道隔离度大于72 dB，具有线性频率相位幅度扫描能力，16电平频率相位幅度调制能力，2个可编程满量程电流独立DAC：AD9956具有200 MHz鉴相鉴频器，鉴相鉴频器前端有655 MHz可编程分频器（1～16整数），具有相位调制能力，8个相位频率组。AD9954具有可编程

相位幅度抖动，超高速interwetten与威廉的赔率体系 比较器．自动线性非线性扫频能力，l 024×32静态RAM，具有相位调制能力，4个相位频率组；AD9858内部时钟1 GS／s。输入频率可达2 GHz，集成2 GHz混频器，8-bit并行或串行接口，4个相位频率组：AD9854可进行FSK、BPSK、PSK、CHIRP、AM调制，具有超高速比较器，线性或非线性扫频，自动双向扫频，8-bit并行或串行接口，sinx／x修正；AD9852和AD9854绝大部分功能一样，区别在于AD9852有一路是正常DAC输出，另一路是控制DAC输出，它可以输出直流控制电平，交流信号，而AD9854只有一路是正常DAC输出。另一路是控制DAC输出（同AD9852）或正交DAC输出，即两路输出信号总是频率相同、相位呈90°、幅度可调。

从表2、表3的比较看出，当输入信号频率比较高时，首选对输入信号具有分频功能的DDS器件，如AD9956或AD9858。当输入信号频率比较低时，首选对输人信号具有倍频功能的DDS器件。如AD9959、AD9958、AD9954、AD9854、AD9852。当器件外部与内部数据传输速度要求比较高时，首选具有高速串行SPI或并行数据接口的DDS器件．如AD9959、AD9958、AD9854、AD9852。当对DDS器件功耗有要求时，首选AD995X系列DDS器件，如AD9954、AD9959、AD9958、AD9956。当需要多信道频率输出时，首选AD9959、AD9958、AD9854。当需要比较器时，首选AD9954、AD9854、AD9852。当需要鉴相鉴频器构成锁相环时，首选AD9956。当需要混频器时，首选AD9858。当对调制、扫频有要求时，根据要求的不同选用不同的DDS器件。

6 结束语

本文针对线性调频连续波雷达信号的要求。对ADI公司推出的AD985x和AD995x为代表的DDS器件的相关性能特点进行了比较、分析。在工程实践中，应当根据扫频源设计方案和设计要求整体考虑选择合适的DDS器件。一方面，应该考虑扫频源的实际应用情况，看它对扫频周期有无严格要求。如果有严格要求，则可以根据最小扫频驻留时间来选择，反之，则可以根据最小扫频步进来选择。另一方面，应该考虑系统是否对DDS器件功耗有严格要求。如果有严格要求，则可以选择AD995系列。此外，还应该考虑是否需要其他集成功能（如混频器、比较器、鉴相鉴频器、DDS信道数等）。

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