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SpinalHDL中的SpiMasterCtrl模块做使用说明详解

FPGA之家 来源:CSDN威廉希尔官方网站 社区 作者:似猿非猿的FPGA 2021-04-19 09:58 次阅读

最近偶尔需要用到SPI模块。正巧看到SpinalHDL中所提供的SPI-Master设计。看完之后尤为佩服如此简洁而又全面的设计方式。本篇不对SPI协议进行讲解,仅针对SpinalHDL中的SpiMasterCtrl模块做使用说明。

源代码值得一读和学习。

》》SpiMasterCtrl配置参数 SpiMasterCtrl的配置参数类为SpiMasterCtrlGenerics:

case class SpiMasterCtrlGenerics( ssWidth : Int, timerWidth : Int, dataWidth : Int = 8){ def ssGen = ssWidth != 0}

这里主要有三个参数:

ssWidth:SPI使用片选信号时片选信号个数。即指定了SPI从设备个数。当该值为0时,则只有一个从设备,且SPI不使用片选信号。

timerWidth: 时钟分频计数器位宽。由于SPI时钟信号是由主时钟计数分频而来,因此该值指定了计数器的位宽,根据SPI想要跑的最小频率来定义该值。

dataWidth:指定单次传输的位宽。

》》

接口定义

SpiMasterCtrl的接口主要包含下面四组接口:

val config = in(SpiMasterCtrlConfig(generics))val cmd = slave Stream(SpiMasterCmd(generics))val rsp = master Flow(Bits(dataWidth bits))val spi = master(SpiMaster(ssWidth))

》》

config接口

config接口组成为:

case class SpiMasterCtrlConfig(generics : SpiMasterCtrlGenerics) extends Bundle{ val kind = SpiKind() val sclkToogle = UInt(generics.timerWidth bits) val ss = if(generics.ssGen) new Bundle { val activeHigh = Bits(generics.ssWidth bits) val setup = UInt(generics.timerWidth bits) val hold = UInt(generics.timerWidth bits) val disable = UInt(generics.timerWidth bits) } else null}

kind接口指定了SPI接口的属性CPOL及CPHA的值

case class SpiKind() extends Bundle { val cpol = Bool val cpha = Bool}

sclkToggle指定SPI的运行时钟频率。SPI时钟频率为:

系统时钟频率/((sclkToggle+1)*2)

当SPI使用了片选信号时,ss接口包含的内容为:

activeHigh:每个bit对应一个从设备片选信号是高电平有效还是低电平有效。

setup:片选信号使能和开始发送数据之间的时钟周期间隔数(加1)。

hold:发送完数据到片选信号释放前的时钟周期数(加1)。

disable:片选信号释放后到重新使能需间隔的时钟周期数(加1)。

》》

cmd接口

cmd接口类型为Stream类型接口,包含内容为SpiMasterCmd:

case class SpiMasterCmd(generics : SpiMasterCtrlGenerics) extends Bundle{ val mode = if(generics.ssGen) SpiMasterCtrlCmdMode() else null val args = Bits(Math.max(widthOf(SpiMasterCtrlCmdData(generics)), log2Up(generics.ssWidth) + 1 ) bits)

def isData = if(generics.ssGen) mode === SpiMasterCtrlCmdMode.DATA else True

def argsData = { val ret = SpiMasterCtrlCmdData(generics) ret.assignFromBits(args) ret } def argsSs = { val ret = SpiMasterCtrlCmdSs(generics) ret.assignFromBits(args) ret }}

mode表明指令的类型:

object SpiMasterCtrlCmdMode extends SpinalEnum(binarySequential){ val DATA, SS = newElement()}

DATA:数据发送指令。

SS:片选操作指令。

args为指令数据。根据指令形式的不同,可通过提供的argsData、argsSS方法解析出相应的指令内容:

case class SpiMasterCtrlCmdData(generics : SpiMasterCtrlGenerics) extends Bundle{ val data = Bits(generics.dataWidth bits) val read = Bool//True表示读操作,False表示写操作}

case class SpiMasterCtrlCmdSs(generics : SpiMasterCtrlGenerics) extends Bundle{ val enable = Bool //True:使能,False:Disable val index = UInt(log2Up(generics.ssWidth) bits) //指定待操作的片选信号位置}

》》rsp接口 该接口为flow形式。当操作为数据读操作时,数据的读返回结果从该接口返回。》》SPI接口 对外SPI接口。》》driveFrom SpiMasterCtrl提供了一个driveFrom方法将接口映射到总线的slaveFactory上:

def driveFrom(bus : BusSlaveFactory, baseAddress : Int = 0)(generics : SpiMasterCtrlMemoryMappedConfig) = new Area {

其实现了读写8bit的功能,同时带有终端功能。SpianlHDL中提供了一个APB总线的demo:

感兴趣的小伙伴可以照此实现自己的需求。个人需求位宽多于8bit,自己实现了一个映射,很容易~
编辑:lyn

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原文标题:值得学习的SPI-Master

文章出处:【微信号:zhuyandz,微信公众号:FPGA之家】欢迎添加关注!文章转载请注明出处。

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