时序约束中如何精确找到匹配的template？

时序约束中的

set_input_delay/set_output_delay约束一直是一个难点，无论是概念、约束值的计算，还是最终的路径分析，每一次都要费一番脑子。Vivado为方便用户创建输入输出接口的约束，整理出了一套非常实用的InputDelay/Output Delay Constraints Language Templates。只需根据接口信号的特征匹配到对应的template分类，就可以轻松套用模板中的公式创建约束。

本文将通过3个例子来展示，如何精确找到匹配的template。

01Input Delay/Output Delay Constraints Language Template

首先来介绍下Vivado的language Template。在Vivado GUI界面下，Tools菜单里即可打开Language Template。下图红框部分即InputDelay/Output Delay Constraints部分的模板

02模板分类目录中的关键字

1. System Synchronous（系统同步）和Source Synchronous（源同步）

System Synchronous：两个 device 之间进行通信时，使用一个共用时钟，用于数据发送和接收。

Source Synchronous：两个 device 间进行通信时，发送端生成一个伴随发送数据的时钟信号。接收端利用该随路时钟进行数据接收。

2. SDR 和 DDR

SDR：singledata rate。一个时钟周期只传输一个 data。

DDR：doubledata rate。一个时钟周期传输两个 data。

3. Center-Aligned 和 Edge-Aligned

Center-Aligned 中心对齐，指时钟的采样沿 (capture edge) 处于对应数据有效窗口的中心位置附近。

Edge-Aligned 边沿对齐，指时钟的采样沿处于对应数据的起始或结束位置附近.

03Template的内容

我们以"InputDelay Constraints -> Source Synchronous -> Center-Aligned -> SDR, Rising Edge"模板为例，看看模板的具体内容。

每个模板开头都有个波形图，描述这个模板对应的接口 data 与 clock 之间的时序关系。后面我们会讲，这个时序图将是精准匹配模板的关键。

波形图里标示的参数 dv_bre,dv_are，是用来代入约束模板里面的公式计算 -max 和 -min 的约束值。因此匹配了正确的模板，确定了波形图里的参数值，就可以套用公式完成约束的创建。

04匹配模板的法宝 - 波形图

那么问题来了，去哪里找接口信号的波形图？

模板里用来计算的参数如何确定呢？

答案: 对端器件的 Datasheet

Inputdelay 和 output delay 约束提供给 Vivado工具的信息，是 FPGA 外部电路上的时序数据。这部分数据跟 FPGA 内部电路上的时序信息（这部分工具已知）相结合才能完整地分析整条路径是否满足终点器件的建立时间和保持时间。

Inputdelay 约束的创建依赖 FPGA 上游器件的 Datasheet；Output delay 约束的创建依赖下游器件的 Datasheet。

我们以 LTC2000A-11 DAC 器件的 Datasheet 为例：https://www.analog.com/media/en/technical-documentation/data-sheets/2000afb.pdf

我们需要的波形图通常在 Datasheet 的 Timing Diagram 部分，而用来计算的参数通常在Timing Characteristics 部分。

对于前面讲解的模板的三种分类目录，SystemSynchronous/Source Synchronous 以及SDR/DDR 的区分相对容易，而 Center-Aligned 和 Edge-Aligned 如何得知呢？

这就依赖于对端器件的 Datasheet 中的 Timing 波形图。

我们来看几个例子：

例一:

这是一个 SourceSynchronous 的 DDR 接口，需要约束 Dx 数据的 inputdelay，时钟为DCO。下图为上游器件 Datasheet 中的TimingDiagram，其中tDATA的范围是1.3ns~1.9ns。

从图中可以看出时钟采样沿大致在 Data 的中心，因此是 Center-Aligned。那么这个数据接口符合 SourceSynchronous --> Center-Aligned --> DDR 模板。

这个模板需要 dv_bre 等4个参数，如何确定呢？我们只需将 Datasheet 里的原波形图做一点细化改动，就可以与模板里的波形图完美匹配了。

tDATA之所以是一个范围值，就是因为 data 是有“有效数据”（datavalid）和“无效数据”（阴影部分）窗口的。把原波形图画出阴影部分就一目了然了。

因此，

dv_bfe = dv_bre = tDATA_MIN = 1.3ns

dv_afe = dv_are = tDATA_MAX = (½ Period – 1.9)ns

例二、

从下面这个 Datasheet 里的波形图可以看出，这是一个 SourceSynchronous Edge-Aligned DDR 接口，需要创建 DQ 的 input delay 约束，时钟是 DQS

这个例子比较直观，直接匹配 SourceSynchronous ->Edge-Aligned -> DDR 模板

其中

skew_bre = skew_bfe = ½ Period - tQH

skew_are = skew_afe = tDQSQ

例三、

这个例子也是 SourceSynchronous，是从前面的 LTC2000A-11DAC 器件的 Datasheet 中提取出来的，需要创建 DAP/N的outputdelay 约束，随路时钟是DCKI。其中t11参数为0.057ns，t12参数为-0.017ns

Output delay 模板的分类不同于 Inputdelay，分为 Skew Based 和 Setup/HoldBased。仔细分析模板内容不难看出，两者之间的差别是看对端器件 Datasheet 里提供的数据与时钟之间关系的参数值是 Skew 形式还是 Setup/Hold 形式

本例中t11，t12是Setup/Hold值，因此匹配 SourceSynchronous -> Setup/Hold Based -> DDR 模板。

其中

tsu_r = tsu_f = t11

thd_r = thd_f = t12

希望通过这三个例子，能够帮助大家找到使用模板创建输入输出接口时序约束的窍门。

也欢迎大家有问题把手中的“实例”上传导赛灵思中文社区论坛，提供更多的学习素材来讨论。

原文标题：运用 Language Template 来创建set_input_delay/set_output_delay约束

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责任编辑:haq