浅谈pcb设计中MEI产生和MEC兼容性

EMI指的是电子系统对外界所产生电磁辐射或干扰的强度。

EMC指的是对电子产品在电磁场方面干扰大小（EMI）和抗干扰能力（EMS）。

电磁干扰、噪声产生和信号传输不良是造成电子线路故障的主要原因。据估计，由原型PCB电路的电磁干扰（EMI）引起的故障率高达50%。较差的电路设计是导致不必要电磁辐射或易感性的最终原因。5G的到来将进一步推动未来几年对无EMI PCB的需求。

下面我们探讨PCB设计中如何避免MEI的产生和MEC兼容性问题：

一、 电源线布局

1、根据电源电流大小，计算出布线宽度，并尽可能加宽。

2、电源线和地线的方向应与数据传输方向一致。

3、在电源的输入端加上解耦电容，一般设置为10~100uF。

二、地线布局

1、数字地和interwetten与威廉的赔率体系 地进行分离

数字地和模拟地最终要连接在一起，有四种方法解决此问题：① 用磁珠连接；②用电容连接；③用电感连接；④用0欧姆电阻连接。

磁珠，等效电路相当于带阻限波器，只对某个频点的噪声有抑制作用，使用时需要预先估计噪声频率，以便选用适当型号。对于频率不确定或无法预知的情况，用磁珠连接不合理。

电容，隔直通交，造成浮地，没效果。

电感，体积较大，杂散参数多，不稳定。

0欧电阻，相当于很窄的电流通路，能够有效地限制环路电流，使噪声得到抑制。电阻在所有频带上都有衰减作用（0欧电阻也有阻抗），这点比磁珠强。

2、接地线尽量加宽或加厚，使其能通过计算出电流的3倍，一般我2~3mm。

3、地线应尽量形成死循环回路，减小地线压差。

三、解耦电容

1、为每个IC的VCC和GND都并联一个0.01uF~0.1uF陶瓷电容。

2、抗噪声能力弱、关断电流变化大的器件，及ROM和RAM，在VCC和GND间并联电容，进行解耦。

3、单片机的Reset引脚加0.01uF解耦电容。

4、解耦电容的走线不能太长，特别是高频旁路电容的走线。

5、电源的输入端加上解耦电容，一般设置为10~100uF。

电源与集成电路之间的解耦电容有两方面作用：①集成电路储能电容；②绕过器件的高频噪声。

一般情况下，解耦电容的大小为C=1/F，F为数据传输频率，0.1uF对应10Mhz，0.01对应100Mhz。典型的解耦电容是0.1uF，其分布电感典型值是5uH，并联共振频率是7Mhz。也就是说对10Mhz一下的噪声有良好解耦效果，对于40Mhz以上的噪声几乎没有什么作用。解耦电容的管教尽量短，长引脚会引起解耦电容自谐振。例如：当1nF陶瓷贴片电容引脚长6.3mm时，其自谐振频率是35Mhz，当引脚长度我12.6mm时，自谐振频率约为32Mhz。

四、器件布置

1、晶振、时钟、CPU时钟输入端等尽量远离其他低频器件；

2、大电流走线和信号走线尽量远离逻辑电路器件；

3、pcb电路板在机箱中运行时，发热器件尽量放在机箱的顶部。

五、PCB抗干扰设计

1、IO驱动线采用串联电阻法，降低控制电路电位上下跳变速度，减少信号反射；

2、时钟线的周围用地线包裹，以及时钟线尽量的短；

3、I/O驱动电路尽可能的靠近PCB板的边缘，对进入PCB板的信号进行滤波，对来自高噪声区的信号进行滤波；

4、对未使用的门电路输出端不应挂起。未使用的运放电路的正输入接地，负输入接在输出端上；

5、尽量使用45度折线代替90度折线，减少高频信号的外部传输和耦合；

6、采用垂直布线，垂直于I/O线的时钟线小于平行于IO线的时钟干扰；

7、元器件的引脚引线尽可能的短，降低耦合或干扰；

8、不要在石英晶振或易受干扰的器件下面布线；

9、不要在弱信号或低频信号的周围形成电流回路。

六、其它

1、总线加上10K上拉或下拉电阻，抗干扰比较好；

2、每个地址线的线长尽可能的短，抗干扰比较好；

3、对于2层PCB板，两侧的布线尽量垂直；

4、未使用的引脚通过上拉电阻（约10K）连接到GND或VCC引脚上；

5、发热的元件尽量离开IC、晶振、电解电容等容易受到影响的器件；

6、抑制大功率器件对单片机等数字器件的干扰及数字电路对模拟电路的干扰，用高频扼流线圈连接模拟地和数字地。

7、电源线、交流线、信号线要做到分离开。电源线和交流线尽量另布一个PCB板。

8、一个过孔引起大约0.6pF的电容，一个集成电路的封装材料引起2-10pF的分布电容，一个接插件引起约有520uF的分布电感，一个双列直插24引脚的集成电路插座引起4-18uF的分布电感。
编辑：hfy