使用SPLL来生成双电极ECG放大中共模电力线干扰的同步

本设计方案中使用SPLL（软件锁相环）来生成双电极ECG放大中共模电力线干扰的同步参考。虽然用于ECG信号处理，但它可以很容易地适应各种必须进行频率同步的DSP应用。

基本SPLL结构由三个模块组成：相位检测器（PHD），环路滤波器（LF）和数字控制振荡器（DCO）（图1）。 中的输入信号 V 以数字形式处理：PHD是乘法器 - 输出，两个信号的乘积：输入正弦波（ f in ）和DCO正弦输出（ f ref ）。当低抖动是必须的时候，正弦波混频是最好的。

图1软件PLL结构

LF及时整合PHD输出数据并由于平均而提高分辨率，因此 m - 位宽DCO输入可能大于 n - 位宽信号。

DCO作为具有正弦输出的数字 - 频率转换器工作，必须能够匹配预期的输入频率范围。

SPLL的关键部分是环路滤波器。必须小心

，以便在适当的建立时间内提供稳定的系统响应。

SPLL的环路增益分析和设计方法在[1]中给出，其中显示了SPLL z 域转移函数可以使用后向差分 s -plane到 z -plane mapping。

SPLL控制循环由两个积分器组成：一个隐藏在DCO中，另一个隐藏在LF中。由于LF积分器在环路中为第二个积分器提供服务，因此必须使用正向路径旁路以保持稳定性，如图2所示。这种拓扑结构的缺点是前向路径增加了DCO输入端的剩余纹波，在DCO输出端转换为抖动。使用梳状滤波器可以克服所有电力线谐波的问题。拒绝所有谐波的最简单的梳状滤波器是一个周期移动平均滤波器（平均器）[2]。将其添加到循环中可以大大减少DCO输入处的剩余纹波，这是设计理念的核心。

图2循环滤波器结构

LF传递函数由方程式给出。 （1），其中第一个被乘数是平均器的传递函数，第二个被乘数是被绕过的积分器的传递函数：

T 是采样周期： T = 1/ f s 。 T PL 是电力线时段： T PL = 1/ sub PL 。 k i 和 k z 是积分器和前向路径中的增益系数。对于采样率 f s = 2kHz或 T = 0.5ms， f PL = 50Hz（ T PL = 20ms）， k i = 1/128〜0.0078，并且 k z = 8，Eq。 （1）可以改写为Eq。 （2）：

LF传递函数，用方程式给出。 （1），可以通过图2中所示的信号流示意图实现。

SPLL在STM32F407微控制器上实现和测试，运行在 f CLK 的100MHz的=。微控制器包含一个12位ADC，用于以采样速率 f s = 2kHz转换输入信号。一个LSb对应于3V/4096 = 0.732mV。 DCO范围为±2Hz。它由12位字控制;因此，DCO灵敏度为1mHz/LSb，或1.36Hz/V.为避免浮点乘法， DCO生成256级正弦波。混频器输出除以256以设置正确的环路增益。为了最小化DCO的剩余纹波，ADC采样率是生成频率的倍数 f ref 。因此，包含在LF中的平均器在抑制电力线谐波方面是最有效的。

图3显示了微控制器的实际操作。数据传输到PC并用MATLAB可视化。环路速度取决于输入信号幅度。可以看出，DCO具有稳定的响应，输入幅度从0.2V P-P 到1.6V P-P 。一旦DCO输入稳定后，生成的矩形波形将输入正弦波引导90度。

a） V in = 0.2V pp ， f in = 50Hz

b） V in = 0.6V pp ， f in = 50Hz

c） V in = 1.6V pp ， f in = 50Hz

d） = 0.6V pp ， f in = 49Hz

e）pp ， f in = 51Hz

图3实际结果。对于每个图像，顶部显示屏显示输入和输出。输出信号。第二个和第三个显示是不同缩放比例的DCO输入。