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[经验]

FPGA altera 时钟约束和IO约束说明

2016-10-7 18:51:24

12686

5

在设计以太网中继器时，因为没有配置时钟约束，导致中继器工作不正常。后面根据手册配置时钟约束解决了此问题。

Quartus II TimeQuest时序分析器说明书.pdf

397.14 KB , 下载次数: 483

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47 条评论

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叶惠民 2016-10-7 19:11:03

谢谢分享，学习学习

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王栋春 2016-10-7 20:23:42

这个问题发生在何处

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陈飞 2016-10-8 09:16:42

谢谢大家的分享。

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KYE_CQS 2016-10-8 09:19:10

谢谢分享。谢谢。

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Sdudsc 2016-10-10 08:46:32

王栋春发表于 2016-10-7 20:23
这个问题发生在何处

在读写fifo会出现读不空

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srxh 2016-10-13 21:48:46

加油

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zhuhuren1984 2016-10-18 09:04:44

谢谢分享，学习学习

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星空下的屋顶 2016-11-12 20:12:21

好资料收藏中回帖表示感谢

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我的水墨嗳丹青 2017-1-16 11:28:57

积分不够用吗，回复就好了啊

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花涛 2017-1-19 21:34:02

学习一下，谢谢楼主！！

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Lance 2017-1-20 11:37:57

这个资料非常经典非常不错啊

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窦立刚 2017-3-19 23:32:12

学习/学习/学习

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lutcn 2017-3-20 18:47:50

好东西，支持一下。

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yxfxd 2017-3-21 14:17:48

好东西，谢谢

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刀口 2017-3-21 21:17:54

需要用高速收发器，学习一下

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章晶 2017-6-26 16:38:23

好东西，谢谢

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邹生 2017-7-13 20:37:03

谢谢楼主分享

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liqijian101 2017-7-14 07:36:17

{:1:}{:1:}{:1:}{:1:}{:1:}{:1:}{:1:}{:1:}{:1:}

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Booligan 2017-7-15 20:55:58

额嗯谢谢分享

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