再读复位电路的设计

常用的异步复位，会由于复位组合逻辑电路的的毛刺影响较大，导致设计的不稳定性，而同步复位，又会增加额外的逻辑资源，这都是我们不想见到的，由此引入了异步复位同步释放电路（参考特权的设计）
  整体来看，在设计时，需要特别注意：
  1.PLL模块的areset 复位信号是高电平有效，这点最容易忽视，特别在软核nios设计时
  2.PLL模块输出有效标志位locked，也是高电平有效，为高时输出时钟
  3.为保证稳定的复位信号，设计对PLL前和PLL后做了两级缓冲，消除了电路的亚稳态问题，其实也就是将异步信号同步化
4.在设计中有必要假如系统延时电路，，
比较经典的   异步复位同步释放电路
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reg     rst_nr1, rst_nr2;
always @(posedge clk_ref)
begin
if(!rst_n)
  begin
  rst_nr1 <= 1'b0;
  rst_nr2 <= 1'b0;
  end
else
  begin
  rst_nr1 <= 1'b1;
  rst_nr2 <= rst_nr1;
  end
end
always @(posedge clk_ref or negedge rst_nr2)
if(!rst_nr2) begin    end
else begin     end
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附：
timescale 1ns / 1ps
module sys_ctrl(
    clk,rst_n,sys_rst_n,
    clk_25m,clk_100m,sdram_clk
   );
input clk;  //FPAG输入时钟信号25MHz
input rst_n; //FPGA输入复位信号
output sys_rst_n; //系统复位信号，低有效
output clk_25m;  //PLL输出25MHz时钟
output clk_100m; //PLL输出100MHz时钟
output sdram_clk; //用于外部SDAM的时钟100M
wire locked;  //PLL输出有效标志位，高表示PLL输出有效
//----------------------------------------------
//PLL复位信号产生，高有效
//异步复位，同步释放
wire pll_rst; //PLL复位信号，高有效
reg rst_r1,rst_r2;
always @(posedge clk or negedge rst_n)
if(!rst_n) rst_r1 <= 1'b1;
else rst_r1 <= 1'b0;
always @(posedge clk or negedge rst_n)
if(!rst_n) rst_r2 <= 1'b1;
else rst_r2 <= rst_r1;
assign pll_rst = rst_r2;
//----------------------------------------------
//系统复位信号产生，低有效
//异步复位，同步释放
wire sys_rst_n; //系统复位信号，低有效
wire sysrst_nr0;
reg sysrst_nr1,sysrst_nr2;
assign sysrst_nr0 = rst_n & locked; //系统复位直到PLL有效输出
always @(posedge clk_100m or negedge sysrst_nr0)
if(!sysrst_nr0) sysrst_nr1 <= 1'b0;
else sysrst_nr1 <= 1'b1;
always @(posedge clk_100m or negedge sysrst_nr0)
if(!sysrst_nr0) sysrst_nr2 <= 1'b0;
else sysrst_nr2 <= sysrst_nr1;
assign sys_rst_n = sysrst_nr2;
//----------------------------------------------
//例化PLL产生模块
PLL_ctrl   uut_PLL_ctrl(
     .areset(pll_rst), //PLL复位信号,高电平复位
     .inclk0(clk),  //PLL输入时钟，25MHz
     .c0(clk_25m),  //PLL输出25MHz时钟   
     .c1(clk_100m),  //PLL输出100MHz时钟
     .e0(sdram_clk),  //用于外部SDAM的时钟100M
     .locked(locked)  //PLL输出有效标志位，高表示PLL输出有效
    );
endmodule