[问答]

求教关于FPGA进行采样时，时钟与数据不同步的问题。

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问答对人有帮助，内容完整，我也想知道答案 0 上图是我的系统结构，FPGA使用AD产生的120M差分时钟作为时钟，通过一个DCM生成120M,240M的时钟，使用DCM生成的时钟作为AD采样时钟来采样并行14bit差分数据。每次修改了FPGA的代码时，都需要调整采样时钟的相位才能够进行正确的采样，有时调整相位也采样不正确。这是采样时钟与数据不同步造成的么？我在网上看了一些资料，说可以使用idelay增加时钟的延时，我的FPGA使用的是spartan6的lx150，ISE版本为14.4。我在使用selectiO这个IP核时，怎样才能只改变时钟的延时，不改变数据延时呢？是把IP核设置里的data delay设置为0，clock delay设置为自己想要的延时么？但是这样设置完成以后，生成的模块仍然会有数据的输入引脚，和输出引脚，这些引脚怎么办呢？我只想要时钟延时。还有没有其他的方法来解决同步这个问题呢？ 0
2016-8-14 16:58:50　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 woshifeng 相关推荐 • 请教关于AD6688采样同步的相关问题 4233 • AD6688如何做到多板间的AD采样同步？ 337 • 请问我需要将FPGA外部引脚的频率与内部FPGA时钟同步吗？ 2281 • 用LABVIEW 实现数据采集与保存不同步进行，但总出现“指定任务不存在或无效””，求解答，不知错在哪里 6026 • ADC3583是否支持多片同步（ADC采样同步）？ 247 • ADS131M08规格书上将“ADC主时钟和SCLK同步能实现最佳性能”，具体相对于不同步，性能好在哪？ 124 • 基于FPGA的时钟恢复以及系统同步方案设计 2332 • 做多通道数据同步采集用哪个系列的fpga功耗低？ 2162 • 如何避免FPGA内部操作和ADC数据之间的同步问题？ 2055 • 如果使用FPGA产生采样时钟给ADC3664的话，下图中的原理图需要进行怎样的修改呢？ 109 1个回答

答案对人有帮助，有参考价值 0 DCM是锁相环吧，为啥要用锁相环输出的时钟采数，经过锁相环的时钟已经不是同源时钟了，相位有偏差，直接用输入的120M时钟采数，如果要跨到240M时钟用fifo跨，切记要同源！！！还有一点，输入端可以用一个ddio，保证延时最小！

2016-8-27 15:41:50 评论举报冷锋