FPGA设计中的时序分析及异步设计注意事项

2009-12-7 10:14:33 3571

0 FPGA设计中的时序分析及异步设计注意事项建立时间（setup time）：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。游客，如果您要查看本帖隐藏内容请回复 1
2009-12-7 10:14:33　　评论淘帖0 举报相关推荐 • FPGA设计中的时序分析及异步设计注意事项 122 • FPGA学习及设计中的注意事项 345 • 使用NVSRAM时的时序注意事项 1492 • FPGA学习及设计中的注意事项 3576 • FPGA学习及设计中的注意事项 2312 • 15条FPGA设计经验介绍及同步时序设计注意事项 3041 • FPGA学习及设计中的注意事项 2006 • 15条FPGA设计经验及同步时序设计注意事项 2819 • FPGA学习及设计中的注意事项 973 • FPGA设计的注意事项 925 7 个讨论

不错

2013-2-25 17:52:29 评论

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