完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
为什么我想抓如下用(* MARK_DEBUG="true" *)定义的信号抓不到？
reg [7:0] raw_u_gauss[0:505]; (* MARK_DEBUG="true" *)wire [7:0] raw_u_gauss_0; (* MARK_DEBUG="true" *)wire [7:0] raw_u_gauss_1; (* MARK_DEBUG="true" *)wire [7:0] raw_u_gauss_2; (* MARK_DEBUG="true" *)wire [7:0] raw_u_gauss_3; (* MARK_DEBUG="true" *)wire [7:0] raw_u_gauss_22; (* MARK_DEBUG="true" *)wire [7:0] raw_u_gauss_23; (* MARK_DEBUG="true" *)wire [7:0] raw_u_gauss_24; (* MARK_DEBUG="true" *)wire [7:0] raw_u_gauss_25; assign raw_u_gauss_0 = raw_u_gauss[0]; assign raw_u_gauss_1 = raw_u_gauss[1]; assign raw_u_gauss_2 = raw_u_gauss[2]; assign raw_u_gauss_3 = raw_u_gauss[3]; assign raw_u_gauss_22 = raw_u_gauss[22]; assign raw_u_gauss_23 = raw_u_gauss[23]; assign raw_u_gauss_24 = raw_u_gauss[24]; assign raw_u_gauss_25 = raw_u_gauss[25]; 
0
|
|
相关推荐
4个回答
|
|
|
线网，被优化掉了，先keep住
最佳答案
|
|
|
|
|
|
|
|
|
2016-4-12 09:39:48
评论
|
|
|
这些信号没有使用，在综合的时候被优化掉了。加一句KEEP = “ture”
|
|
|
|
|
|
不是vhdl才需要加keep吗？我verilog没加过keep啊。。。。。。
|
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
双目视觉处理系统开发实例-基于米尔安路国产DR1M90开发板
1532 浏览 0 评论
1690 浏览 0 评论
基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频
2225 浏览 1 评论
3321 浏览 1 评论
助力AIoT应用：在米尔FPGA开发板上实现Tiny YOLO V4
1342 浏览 0 评论
2511 浏览 58 评论
6308 浏览 113 评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
31448
淘帖
9509
