完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
3580
|
现在工程是多个人开发维护，有的使用VHDL，有的使用Verilog，因此工程是Verilog VHDL混合结构，两部分模块有相互调用关系。在使用debussy调试时，从nTrace中添加信号到nWave（ctrl+w）中报signal路径错误，nTrace中显示信号路径是xx.xx.xx.signal1;而nWave中信号路径是xx/xx/xx/signal1.
单独使用Verilog语言或者VHDL语言没有这种错误。也就是说以上问题是两种语言相互调用时出现的。 Verilog调用VHDL模块，VHDL调用Verilog模块，有什么注意的吗？ Verdi在混合语言中有这种问题吗？ 有没有将VHDL code翻译为Verilog code的工具？ 
0
已退回5积分
|
|
相关推荐
2个回答
|
|
|
顶。。。。。。。。。。。。。。。。。。。。。
|
|
|
|
|
|
顶。。。。。。。。。。。。。。。。。。。。。。。
|
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
1074 浏览 0 评论
基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频
1736 浏览 1 评论
2834 浏览 1 评论
助力AIoT应用：在米尔FPGA开发板上实现Tiny YOLO V4
1262 浏览 0 评论
3982 浏览 1 评论
2372 浏览 58 评论
6233 浏览 113 评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
1335
