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warning: clock perieod specified in clock requirement for clock "dsp_ce" must be greater than or equal to the I/O edge rate limit of 4ns in the currently selected device .FPGA编译的时候出来很多警告，其中一个就是这个。请问这个警告应该怎么解决？
请高手们多多指点！ 有时候FPGA编译的后状态不稳定，每次编译后的load到板子里后的状态不一样，请问这种问题该怎么解决呢，该从哪方面解决？ 请高手们多多指点！ 
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重新安装quartus试试
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仿真频率不对。
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英语可以的话，选中警告，按F1，会有详细说明的，不过是英文的
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时钟频率太大了，使得时钟周期都小于期间本身时钟上升沿和下降沿的时间
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时钟没有设置好，你翻译下就知道原因的啊。
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来学习，看看怎么解决？
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