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各位大神,小弟最近在思考一个问题,就是在PCB已经有了一个测试版的brd,后来debug后,需要在原来的基础上增减一些功能,请问此时如何能够快速的设计出原理图。并且实现版本的管控???感谢!!!(用的是allegro16.3)
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1个回答
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快来人啊,救帖啊啊啊啊啊
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最近配置Cadence的共享cis库,按照相关步骤配置完成之后,调用元器件会出现原理图错误,求大佬指教
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