[问答]

verilog 循环以及@(clock)的综合

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问答对人有帮助，内容完整，我也想知道答案 0 1，在一个verilog程序里，如果循环是一个循环次数不可定的循环，那么它能被综合工具综合吗 2，如果程序里有always @(clock)里面又嵌套了@(clock)这样的控制事件，这个能被综合吗 0
2015-2-3 15:29:11　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 npnp 相关推荐 • verilog的仿真和综合有什么区别？ 9228 • 如何为后综合模拟和/或后PAR网表模拟生成VHDL或Verilog网表？ 2121 • 有关verilog的综合 2602 • Verilog的for循环的相关问题 3647 • 如何阻止在verilog代码中执行for循环？ 1264 • synplify综合问题，跪求解决方法 3281 • verilog代码在综合的时候出出现问题求助。。 12078 • LeonardoSpectrum Level 3Synplify 6.0以及Synopsys Express3.4三种综合工具对比分析，哪个好？ 1573 • Verilog综合遇到的这样的警告如何处理 6784 • Verilog不能合成MOS开关门原语 4550 1个回答

答案对人有帮助，有参考价值 0 第一个，所谓不可定，可以是一个参数，而这个参数到最终总会有一个模块来驱动改变，也就是说，计数次数为变量的时候，是可以综合的。 always@(clock)中嵌套，是不支持综合的

2015-2-3 15:44:32 评论举报梅雪松