[问答]

有关verilog的综合

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问答对人有帮助，内容完整，我也想知道答案 0 在循环中嵌入定时语句，比如"always @ posedge clk" 能不能被综合呢，为什么书上的说可以，但是在quatus里面却提示不能，是不是不同的综合工具对这种综合的支持还不一样 0
2015-2-2 19:39:40　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 npnp 相关推荐 • verilog 循环以及@(clock)的综合 2944 • verilog的仿真和综合有什么区别？ 9127 • 如何为后综合模拟和/或后PAR网表模拟生成VHDL或Verilog网表？ 2052 • synplify综合问题，跪求解决方法 3211 • Verilog综合遇到的这样的警告如何处理 6716 • Verilog不能合成MOS开关门原语 4484 • verilog事件控制语句问题 5684 • verilog程序定点数的资料 2094 • 有关夏宇闻的RISC_CPU设计遇到的问题 4677 • ISE 生成的sdf文件和在综合前的约束有关系么？ 4703