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ETD第14期：SDR源同步接口时序约束方法

2014-12-31 14:21:17 4690

0 ETD第14期：SDR源同步接口时序约束方法活动详情在设计接口时，要满足同步时钟和总线信号有确定的时序要求困扰了不少工程师，那么如何有效的解决此问题呢？同步接口约束是FPGA工程师常用的方法之一，但是，或许你在网上苦苦搜索教学视频后，还未能掌握设计要领。现在，各位工程师的福利来了，电子发烧友网邀请到Altera代理商骏龙科技张亚峰为工程师及FPGA爱好者现场解答怎样为时钟和IO建立SDC约束。本次沙龙主要介绍怎样通过Quartus® II软件中的timeQuest时序分析器来约束并分析单倍数据速率源同步接口。会议焦点　　1、源同步接口相对于公共时钟系统接口有何优点？　　2、怎样编写SDC约束，约束单倍数据速率源同步输入和输出？　　3、如何使用TimeQuest时序分析器报告并分析源同步输入和输出时序？嘉宾介绍张亚峰，Altera代理商骏龙科技FAE 活动咨询：Cindy QQ：2966088233 0755—83143975 活动时间：1月10日13：30-16:00 活动地点：深圳华强北华强集团2号楼7楼报名即有机会获得电子工程师必备书籍一本，先到先得，机会有限！我要报名 0
2014-12-31 14:21:17　　评论淘帖0 举报相关推荐 • ETD第14期：SDR源同步接口时序约束方法 33 • ETD第14期SDR源同步接口时序约束方法视频出炉了！ 2060 • FPGA设计大家谈：让时序约束更简单—ETD第14期 4776 • FPGA沙龙：SDR源同步接口时序约束方法沙龙精彩内容回顾！ 7533 • 时序约束步骤：系统同步与源同步 4388 • FPGA案例解析：针对源同步的时序约束 7275 • 约束源怎么同步DDR接口 1394 • an433 源同步接口时序分析 3242 • FPGA时序约束方法 19 • 详解时序约束的基本方法 4335