系统时序基础理论之源同步时序要求

首先考虑建立时间裕量：和普通时序分析的方法一下，我们也是从建立时间环的角度考虑，参考1-6-9的结构图，我们可以作出驱动端和接收端的时序示意图（1-6-11）。
Tdata = Tco data +Tflt data
Tstrobe = Tco strobe + Tflt strobe + Tdelay
其中，Tco和Tflt分别代表数据/选通信号在器件的内部延迟和信号传输的飞行时间，Tdelay是指数据信号和选通信号之间的延迟，由系统内DLL延时器件决定，图中假设为一个时钟周期。将上式带入建立时间裕量的计算公式：Tsetup margin = Tclk - Tdata- Tsetup
可以得到：
Tsetup margin =（Tco strobe + Tflt strobe + Tdelay）- (Tco data + Tflt data) - Tsetup如果我们将数据和Strobe信号在器件内的延时差异定义为Tvb；将PCB走线引起的延时差异定义为Tpcb skew：
Tvb = Tco data- (Tco strobe + Tdelay)
Tpcb skew = Tflt data - Tflt strobe
这样可以得到一个简单的建立时间裕量方程：
Tsetup margin = - Tvb - Tsetup - Tpcb skew (1.6.5)
注意：公式1.6.5中Tvb是一个负值，从公式中可以看出，如果数据和选通信号的Tco相同的话，其大小就是- Tdelay ，也就说明数据信号必须提前于选通信号发送。
再考虑保持时间裕量，如图1-6-12，同样分析可以得到：
Thold margin = (Tco data + Tflt data + Tdelay) - (Tco strobe + Tflt strobe) - Thold
如果定义：Tva = Tco data - Tco strobe + Tdelay，为正值；Tpcb skew定义不变。则保持时间裕量的计算公式为：Thold margin = Tva - Thold - Tpcb skew (1.6.6)
在公式1.6.5和1.6.6中，两个重要的参数是Tvb和Tva，Tvb表示"Valid before"，即数据在选通脉冲前有效存在的时间；Tva表示"Valid after"，指选通信号脉冲之后数据仍然有效持续的时间。这两个时序参数一般都可以在器件的datasheet上会找到。
和普通时钟系统相比，源同步总线在PCB布线的设计上反而更为方便，设计者只需要严格保证线长的匹配就行了，而不用太多的考虑信号走线本身的长度。当然，尽管源同步数据传输在理论上突破了频率的限制，但随着频率的提高，在控制Skew上也变得越来越困难，尤其是一些信号完整性因素带来的影响也越发显得突出，而且目前的高速系统设计中，往往综合应用了普通时钟和源同步时钟威廉希尔官方网站 ，比如对于地址/控制信号采用普通时钟总线，而高速的数据传输则是采用源同步总线。这些对于高速PCB设计分析人员来说是一个非常严峻的挑战。