用高频时钟检测低频时钟的上升沿，用两个触发器还是一个

6608 触发器

问答对人有帮助，内容完整，我也想知道答案 0 用高频时钟检测低频时钟的上升沿，用两个D触发器还是一个D触发器？一个D触发器，如下描述 always@(posedge clk_quick) begin clk_buf<=clk_slow; end always@(posedge clk_quick) begin if({clk_slow,clk_buf}==2'b01) rise_flag<=1'b1; else rise_flag<=1'b0; end 复制代码上面的描述实现仅需一个时钟两个D触发器 always@(posedge clk_quick) begin clk_buf[1:0]<={clk_buf[0],clk_slow}; end always@(posedge clk_quick) begin if(clk_buf[1:0]==2'b01); rise_flag<=1'b1; else rise_flag<=1'b0; end 复制代码如上描述也常见，那么大家是如何选择的？？上述两种结构各有什么优缺点？ 0
2014-12-18 15:45:26　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × BGLH 该类别下有 2 个回答。邀请回答 905387498 该类别下有 1 个回答。邀请回答 hailineimenggu 该类别下有 1 个回答。邀请回答家门口该类别下有 1 个回答。邀请回答基天生物该类别下有 1 个回答。邀请回答简约之约该类别下有 1 个回答。邀请回答魔法精灵该类别下有 1 个回答。邀请回答 sdg1991 该类别下有 1 个回答。邀请回答空心杯blueice 该类别下有 1 个回答。邀请回答萧凝该类别下有 1 个回答。邀请回答 h1654155285.8318 该类别下有 1 个回答。邀请回答 Rechard 该类别下有 1 个回答。邀请回答正明该类别下有 1 个回答。邀请回答 ljing07 该类别下有 1 个回答。邀请回答 bcwill@qq.com 该类别下有 1 个回答。邀请回答 fcwrlhong 该类别下有 1 个回答。邀请回答 qwdfgbgr 该类别下有 1 个回答。邀请回答 search云该类别下有 1 个回答。邀请回答 xulinbolin 该类别下有 1 个回答。邀请回答 shiju007 该类别下有 1 个回答。邀请回答举报新疆切糕相关推荐 • 在时序电路里如何利用一个信号的上升沿和下降沿采样数据呢？ 1053 • 在时序电路里如何利用一个信号的上升沿和下降沿采样数据呢？ 1050 • 新建两个D触发器的目的是什么 2067 • 两个非门电路是如何组成一个D触发器的？ 1112 • 基于FPGA边沿检测的理解问题？ 3176 • D触发器，CLK突变时，输入D也突变，触发器的输出应该如何判定？ 10350 • 用级联触发器制作一个简单的计数器，输出有延迟是怎么回事？ 333 • 数字电路中，建立时间和保持时间对于触发器的时钟信号有 5212 • 如果我使用时钟的两个边沿驱动同一模块中的触发器，会不会有任何问题？ 1754 • 如何正确设计一个时钟使能信号以促进两个同步时钟之间的时钟域交叉 2438 1个回答