完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
3862
|
我在FPGA中例化了两个RX receiver，有时候其中一个接收器的输入端悬空（也就是该接收器没有跟发送器有数据链路链接），这样该接收器送出的rx_ctrldetect不会是10（假设设计中约定当发送器发送BC00时候是非数据，也即rx_ctrldetect为10时候是非数据），而是在跳变，有时候会为00，这个时候其数据rx_dataout就会被当成有效数据（实际是个非有效数据）。我想问的时候，有没有办法处理这种接收器悬空的时候，如何才能避免把非有效数据当成有效数据的情况？
0
|
|
相关推荐
3个回答
|
|
|
在IP核中设置错误rx_errdetect指示呀！
|
|
|
|
|
|
接收引脚悬空是rx_signaldetect信号为低,rx_freqlocked信号也为低
|
|
|
|
|
|
我现在又遇到一个奇怪的现象，整个板子上22个receiver，当输入悬空的时候，就偏偏一个rx_signaldetect信号会跳变，而且这是发生在多次系统复位后，请问这会是什么原因导致的？
|
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
838 浏览 0 评论
矩阵4x4个按键，如何把识别结果按编号01-16（十进制）显示在两个七段数码管上？
1040 浏览 0 评论
871 浏览 0 评论
1906 浏览 0 评论
482 浏览 0 评论
1290 浏览 28 评论
5472 浏览 113 评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
285
