完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
初学Verilog，编了一小段关于分频的程序（输出50%占空比，5分频信号），但编译就是通不过，各位高手有兴趣就请帮忙看看，不胜感激！
下面是源程序：
0
|
|
相关推荐
3个回答
|
|
|
首先，你的程序写的不甚规范（连rst信号都没有），刚开始写，一定要养成一个好的编程习惯才好； 其次，分频的程序其实用不着这么复杂的，不知道你为什么要用两个always块儿。 这也直接导致了错误的发生（多驱动）---------不能在多个always块中对同一个变量进行赋值。 你程序中的c1和m1在两个always块中都赋值了。 |
|
|
|
|
|
根据楼上的指正，小弟又写了一段，但是结果还是不是想要的，望赐教！ 源程序如下： module hh(clk,k,k1,k2); input clk; output k,k1,k2; (*synthesis,probe_port,keep*) reg [2:0]c1,c2; reg m1,c; always @(posedge clk) c1<=c1+1; always @(negedge clk) c2<=c2+1; always@(c1 or c2) begin c<=c1+c2; if (c==4) begin c<=0; c1<=0; c2<=0; m1<=~m1; end end assign k=m1; endmodule 编译提示没有错误，就是结果出不来，多谢指正！ |
|
|
|
|
|
|
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
1552 浏览 1 评论
助力AIoT应用：在米尔FPGA开发板上实现Tiny YOLO V4
1079 浏览 0 评论
2633 浏览 1 评论
2323 浏览 0 评论
矩阵4x4个按键，如何把识别结果按编号01-16（十进制）显示在两个七段数码管上？
2593 浏览 0 评论
2041 浏览 55 评论
6039 浏览 113 评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2097
评论
淘帖
4070
